KR19990000089A - 반도체소자의 미세패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로 특히, 극 미세 회로를 설계하기에 적당한 반도체소자의 미세패턴 형성방법에 관한 것이다.

이와 같은 본 발명 반도체소자의 미세패턴 형성방법은 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계, 상기 제 1 및 제 2 절연막을 소정간격을 갖도록 선택적으로 패터닝하는 단계, 상기 패터닝된 제 1 및 제 2 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 제 1 및 제 2 절연막을 제거하는 단계, 상기 측벽 스페이서 사이의 상기 기판상에 제 3 절연막을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계를 포함한다.

Description

반도체소자의 미세패턴 형성방법

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로 특히, 극 미세 회로를 설계하기에 적당한 반도체소자의 미세패턴 형성방법에 관한 것이다.

반도체 칩, 즉 집적회로( IC : Intergrated Circuit)의 발달은 미세회로 공정의 기술과 더불어 이루어져 왔다고 하여도 과언이 아니다. 또한, 반도체소자의 고집적화, 고성능화가 진행됨에 따라 복잡한 구조의 도입으로 반도체기판상의 미세패턴 형성 기술에 대한 요구도가 점점 높아지고 있다.

이와 같은 미세회로 공정기술의 발달은 일정한 칩면적에 보다 많은 회로의 집적을 가능하게 하여 칩의 고집적화 및 대용량화는 물론이고 지연시간의 단축을 통한 처리능력의 향상을 가져오게 하였다.

반도체 칩이 처음 개발된 1950년대에 미세회로 공정기술은 15㎛였으나, 현재는 서브 마이크론(sub micron)인 0.5㎛ 이하의 칩에 대한 상용화는 물론 회로 선폭이 0.35㎛ 이하의 칩도 상용화되고 있다. 특히, 기가(GIGA)급 이상의 디램 공정을 원활히 진행하기 위해서는 0.2㎛ 이하의 선폭을 갖는 미세회로 패터닝 기술이 필요하고 4기가급 디램에서는 0.12㎛ 이하의 선폭을 갖는 미세회로 패터닝 기술이 필요한 것으로 알려져 있다.

지금까지 미세회로 공정기술의 발달은 2년 마다 약 2배의 칩 집적화를 이루어 왔으며, 이러한 경향은 더욱 빨라질 것이다.

이러한, 미세회로 공정에 있어 가장 기본적인 기술은 리소그래피(lithography)기술인데, 리소그래피 기술은 빛을 이용한 광 리소그래피(photo lithography), 전자 빔(electron beam) 리소그래피, X선(X-ray) 리소그래피로 분류된다.

일반적으로 설계 룰(design rule)이 0.7㎛ 이상인 경우 출력파장이 436㎚인 g라인 광 스터퍼(photo stepper)가 사용되고 있으며, 서브 마이크론(sub-micron)인 경우 출력파장이 365㎚인 i라인 광 스테퍼가 이용되고 있다. 또한, 빛의 위상을 180°정도 변환하여 사용하는 위상반전 마스크(PSM : Phase Shift Mask) 기술을 이용한 엑사이머(excimer) 스테퍼가 서브-마이크론 미만의 리소그래피 기술로 이용되고 있다.

그중에서, 광(photo)리소그래피 기술은 자외선(紫外線)을 노광원으로 이용하는 기술로서 패턴의 전사(轉寫)를 위해 선택적으로 광을 투과시키는 포토마스크의 사용이 불가결하다.

상기한 바와 같은 포토마스크를 투과한 광은 포토레지스트에 도달한후 포토레지스트에 잠상(潛像)을 형성하고 현상공정를 거쳐 포토레지스트 패턴을 형성하게된다. 이와 같은 포토레지스트 패턴을 마스크로 이용한 식각공정으로 소자를 원하는 패턴으로 형성할 수 있는 것이다.

포토레지스트는 빛이나 열 등 여러 형태의 에너지에 노출되었을때 내부구조가 바뀌는 특성을 가진 혼합물로서 빛에 민감한 고분자이다. 이와 같은 포토레지스트는 양성과 음성의 두 가지 포토레지스트로 구분한다. 그중에서 음성 포토레지스트는 광이 조사(照射)되면 광이 조사된 부분의 결합구조가 그물코 구조로 경화(硬化)되고 미조사 부분은 현상공정으로 제거되는 포토레지스트이고, 양성 포토레지스트는 광이 조사된 부분의 결합구조가 허술해지는 포토레지스트이다.

이와 같은 포토레지스트 패턴을 이용한 식각패턴은 실제의 디바이스에 있어서는 여러 가지 문제가 발생할 수 있는데 그중에서 디바이스의 표면이 복잡한 단차를 갖고 있을 경우에 단차부에서는 포토레지스트의 두께가 비정상적으로 된다거나 노광조건이 최적화하지 않는 문제등이 발생할 수 있고 또 미세화를 위해 포토레지스트의 두께를 감소시키면 핀 홀 등이 발생하는 문제가 발생하였다.

이와 같은 종래 반도체소자의 미세패턴 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1c는 종래 반도체소자의 미세패턴 형성공정 단면도이다.

먼저, 도 1a에 나타낸 바와 같이, 기판(1)상에 감광막(2)을 도포한다. 이때, 상기 감광막(2)은 양성 감광막을 사용하였다.

도 1b에 나타낸 바와 같이, 노광장비에서 패터닝된 레티클(reticle)(3)을 사용한 노광공정을 실시한다. 이때, 양성으로 형성한 상기 감광막(2)중 노광된 부분의 감광막(2a)은 그 결합 구조가 허술해진다.

도 1c에 나타낸 바와 같이, 상기 감광막(2)중 노광된 부분의 감광막(2a)에 대해 현상공정을 진행하여 스페이스형(space type) 패턴(4)을 형성한다.

종래 반도체소자의 미세패턴 형성방법에 있어서는 i-line 및 원자외선(Deep UV : deep ultra violet)를 사용하여 0.2㎛ 정도 까지의 스페이스형 패턴은 형성할 수 있으나 설계기술이 0.2㎛ 이하인 차차셰대 디바이스(기가 디램)등에 있어서 그러한 기술의 적용은 그 해상도에 한계가 있어 적용할 수 없는 문제점이 있었다. 특히, 현재 개발중인 X-선 노광기술이 개발 된다 하더라도 0.1㎛ 이하의 미세패턴 형성에는 어려울 것으로 예상된다.

본 발명은 상기한 바와 같은 종래 반도체소자의 미세패턴 형성방법의 문제점을 해결하기 위하여 안출한 것으로 미세패턴을 형성하고자하는 부분에 두께조절이 용이한 측벽 스페이서 형상의 물질을 형성한후 제거하는 방법을 이용하여 극 미세패턴을 형성할 수 있는 반도체소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다

도 1a 내지 도 1c는 종래 반도체소자의 미세패턴 형성공정 단면도

도 2a 내지 도 2h는 본 발명 반도체소자의 미세패턴 형성공정 단면도

도면의 주요부분에 대한 부호의 설명

11 : 기판 12 : 제 1 절연막

13 : 제 2 절연막 14a : 측벽 스페이서

15 : 제 4 절연막 16 : 스페이스형 패턴

본 발명에 따른 반도체소자의 미세패턴 형성방법은 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계, 상기 제 1 및 제 2 절연막을 소정간격을 갖도록 선택적으로 패터닝하는 단계, 상기 패터닝된 제 1 및 제 2 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 제 1 및 제 2 절연막을 제거하는 단계, 상기 측벽 스페이서 사이의 상기 기판상에 제 3 절연막을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계를 포함한다.

이와 같은 본 발명 반도체소자의 미세패턴 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2h는 본 발명 반도체소자의 미세패턴 형성공정 단면도이다.

먼저, 도 2a에 나타낸 바와 같이, 기판(11)상에 제 1 및 제 2 절연막(12)(13)을 차례로 형성한다. 이때, 상기 기판(11)은 실리콘(Si)이 포함된 물질을 사용하여 형성한다. 그리고, 제 2 절연막(13)은 상기 제 1 절연막(12)과 식각선택비가 다른 물질을 사용하여 형성하며 바람직하게는 제 1 절연막(12)은 산화막으로 형성하며, 제 2 절연막(13)은 질화막으로 형성한다. 그리고, 상기 제 1 및 제 2 절연막(12)(13)은 100 ∼ 1200℃ 의 온도와 10^-12∼ 10⁶Torr의 압력상태에서 형성한다.

도 2b에 나타낸 바와 같이, 상기 제 2 절연막(13)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 소정간격을 갖도록 상기 감광막(PR)을 패터닝한다. 이때, 일정간격을 갖는 상기 감광막(PR)은 미세패턴 형성영역을 정의한다음 미세패턴 형성영역을 제외한 제 2 절연막(13)상에 교대로 남도록 패터닝한다. 즉, 미세패턴 형성영역을 제외한 영역에 감광막을 패터닝할 때 미세패턴 형성영역 양측에 감광막을 패터닝하는 것이 아닌 미세패턴 형성영역에 하나 건너씩 형성하는 것이다.

도 2c에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 절연막(13)(12)을 건식각법으로 선택적으로 제거한다. 이때, 상기 제 1 및 제 2 절연막(12)(13)의 양측면 소정간격은 미세패턴을 형성할 영역이다.

도 2d에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 제 1 및 제 2 절연막(12)(13)을 포함한 기판(11) 전면에 제 3 절연막(14)을 형성한다. 이때, 상기 제 3 절연막(14)은 제 2 절연막(13)과 식각선택비가 다른 물질을 사용하여 화학기상증착(CVD)법으로 형성하며, 바람직하게는 산화막으로 형성한다. 그리고, 그 두께는 미세패턴을 형성하고자하는 두께만큼으로 하는데 바람직하게는 10000Å 이하의 두께로 형성한다.

도 2e에 나타낸 바와 같이, 상기 제 3 절연막(14)을 에치백하여 제 2 및 제 1 절연막(13)(12)의 측면에 측벽 스페이서(14a)를 형성한다. 이때, 상기 측벽 스페이서(14a)의 하측면 폭은 미세패턴 형성 폭을 의미한다. 즉, 도 2d에서 상기 제 3 절연막(14)을 어느 정도의 두께로 형성하느냐에 따라 측벽 스페이서(14a)의 최대 폭이 정해지는 것이다. 이때, 식각공정을 좀더 진행하면 보다 미세한 패턴으로 측벽 스페이서(14a)가 형성될 것이다

도 2f에 나타낸 바와 같이, 상기 인산 및 질산용액을 사용하여 상기 제 2 및 제 1 절연막(13)(12)을 제거한다. 그리고, 제 1 절연막(12)을 제거할 때 상기 측벽 스페이서(14a) 또한 어느 정도 식각된다.

도 2g에 나타낸 바와 같이, 상기 측벽 스페이서(14a)가 형성되지 않은 상기 기판(11)전면에 제 4 절연막(15)을 형성한다. 이때, 상기 제 4 절연막(15)은 상기 측벽 스페이서(14a)와 식각선택비가 다른 물질을 사용하여 형성하며 바람직하게는 질화막으로 형성한다. 그리고, 상기 제 4 절연막(15)은 증착법을 사용하여 형성하거나 또는 기판(11)이 실리콘 기판일 경우 질소분위기에서 성장시켜 형성한다.

도 2h에 나타낸 바와 같이, 상기 측벽 스페이서(14a)를 불산용액으로 제거하여 스페이스형 패턴(16)을 형성한다. 이때, 상기 측벽 스페이서(14a)의 폭을 1000Å으로 형성하면 1㎛의 폭을 갖는 미세패턴을 형성할수 있고, 상기 측벽 스페이서(14a)의 폭을 500Å으로 형성하면 0.5㎛의 스페이스형 패턴(16)을 형성할 수 있음을 알 수 있다.

본 발명에 따른 반도체소자의 미세패턴 형성방법에 있어서는 미세패턴을 형성하고자하는 부분에 교대로 절연막 패턴을 형성한후 그 측면에 미세패턴을 형성하고자 하는 폭만큼의 측벽 스페이서 패턴을 형성하여 후공정에서 측벽 스페이서를 제거하는 것으로 스페이스형(space type)의 미세패턴을 형성하므로 기가급 이상의 반도체소자에서 요구하는 미세패턴을 용이하게 형성할 수 있는 효과가 있다.

Claims (4)

1. 기판상에 제 1 및 제 2 절연막을 차례로 형성하는 단계;

   상기 제 1 및 제 2 절연막을 소정간격을 갖도록 선택적으로 패터닝하는 단계;

   상기 패터닝된 제 1 및 제 2 절연막의 측면에 측벽 스페이서를 형성하는 단계;

   상기 제 1 및 제 2 절연막을 제거하는 단계;

   상기 측벽 스페이서 사이의 상기 기판상에 제 3 절연막을 형성하는 단계;

   상기 측벽 스페이서를 제거하는 단계를 포함하여 이루어지는 것으 특징으로 하는 반도체소자의 미세패턴 형성방법.
2. 제 1 항에 있어서, 상기 제 3 절연막은 질소분위기에서 기판상에 성장시켜 형성함을 특징으로 하는 반도체소자의 미세패턴 형성방법.
3. 제 1 항에 있어서, 상기 제 1 절연막 및 측벽 스페이서는 동일한 식가선택비를 갖는 물지로 형성하고 상기 제 2 및 제 3 절연막과는 식각선택비가 다른 물질로 형성함을 특징으로 하는 반도체소자의 미세패턴 형성방법.
4. 제 1 항에 있어서, 상기 측벽 스페이서의 폭은 10000Å이하로 형성함을 특징으로 하는 반도체소자의 미세패턴 형성방법.