KR20000030956A - 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법 - Google Patents

반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법 Download PDF

Info

Publication number
KR20000030956A
KR20000030956A KR1019980044411A KR19980044411A KR20000030956A KR 20000030956 A KR20000030956 A KR 20000030956A KR 1019980044411 A KR1019980044411 A KR 1019980044411A KR 19980044411 A KR19980044411 A KR 19980044411A KR 20000030956 A KR20000030956 A KR 20000030956A
Authority
KR
South Korea
Prior art keywords
etching
gas
film
gate electrode
range
Prior art date
Application number
KR1019980044411A
Other languages
English (en)
Inventor
윤석훈
김남중
김홍일
정민제
박재현
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980044411A priority Critical patent/KR20000030956A/ko
Publication of KR20000030956A publication Critical patent/KR20000030956A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

본 발명은 게이트 전극의 형성시 버티컬한 프로파일을 얻고, 로딩 효과를 최소화하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법에 관한 것으로, 반도체 기판 상에 절연막 및 도전막이 차례로 적층된다. 이어, 포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생이 적은 식각 가스들로 상기 도전막의 일부 두께를 식각한 후, 상기 절연막에 대해 식각 선택비가 높은 가스들로 상기 도전막의 남은 두께가 식각된다. 이와 같은 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법은, 종래에 사용된 MERIE 방식을 이용한 저밀도 플라즈마 소스를 이용하고, 측벽 보호 역할을 감소시키는 식각 가스들로 폴리실리콘막의 일부 두께를 식각하고, 산화막에 대해 선택비가 높은 가스들로 나머지 폴리실리콘막을 식각함으로써 패턴 크기의 감소에 따른 아웃 개싱(out gassing) 효과를 증가시켜 게이트 전극의 바톰 부분에 생기는 테일(tail)을 감소시킬 수 있고, 버티컬(vertical)한 프로파일(profile)을 얻을 수 있으며, 산화막이 받는 어택(attack)을 최소화할 수 있다. 그리고, 사용되는 총 가스 유량을 낮추어 압력을 감소시킴으로써 패턴 밀도 및 오픈 영역의 차이에 의한 로딩(loading) 효과를 최소화할 수 있고, 아웃 개싱 효과를 증가시킬 수 있다.

Description

반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법(METHOD OF ETCHING POLYSILICON FOR FORMING GATE ELECTRODE OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법에 관한 것이다.
최근 소자의 고집적화가 진행됨에 따라 플라즈마도 저압 고밀도 플라즈마(HDP)를 식각에 사용하는 공정이 점차 증가되고 있다. 게이트 전극의 프로파일은 디자인 룰의 감소에 따라 종횡비(aspect ratio)는 증가하여 수직인 프로파일을 얻기가 점점 어려워지고 있다. 또한 빠른 속도를 필요로하는 트랜지스터를 포함하는 소자의 게이트 산화막의 두께는 점점 얇아지고 있다.
MERIE(magnetically enhanced reactive ion etching) 형의 저밀도 플라즈마 소스(low density plasma source)를 이용한 게이트 전극 형성을 위한 폴리실리콘막의 식각시 산화막을 마스크로 사용하여 텅스텐 폴리사이드(W-polycide)막 식각시, 포토레지스트막을 마스크로 사용하여 1500Å 이하의 두께를 갖는 폴리실리콘막 식각시에는 소자의 요구 조건인 버티컬 프로파일(vertical profile)을 형성하는데 큰 문제가 없었다.
그러나, 최근 디자인 룰(disign rule)이 감소됨에 따라 게이트 산화막의 두께가 50Å 이하, 폴리실리콘막의 두께가 2900Å 이상, 트랜지스터로 사용되는 폴리실리콘의 폭(width)이 0.25㎛ 이하, 그리고 듀얼 게이트(dual gate)의 적용 등, 소자가 요구하는 트랜지스터의 특성을 만족시키기 위해 상기 MERIE형의 저밀도 플라즈마 소스를 이용한 식각 공정은 버티컬한 프로파일을 얻기가 매우 어려워지고 있다. 상기 듀얼 게이트의 적용은 하드 마스크(hard mask)의 적용 또한 어렵게 한다.
도 1a 및 도 1b는 종래의 반도체 장치의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 산화막(12), 폴리실리콘막(14), 그리고 반사 방지막(16)이 차례로 형성된다. 다음에, 상기 반사 방지막(16) 상에 게이트 전극 형성용 마스크로 포토레지스트막 패턴(18)이 형성된다. 이때, 상기 게이트 산화막(12)은 약 50Å의 두께를 갖고, 상기 폴리실리콘막(14)은 약 2900Å의 두께를 가지며, 상기 반사 방지막(16)은 약 260Å의 두께를 갖는다. 상기 반사 방지막(16)은 SiON막이다.
이어, 상기 포토레지스트막 패턴(18)을 마스크로 사용하여 상기 반사 방지막(16)을 먼저 제거한 후, Cl2가스와 HBr 가스를 식각 가스로 사용하여 상기 폴리실리콘막(14)을 식각함으로써 도 1b에 도시된 바와 같이, 게이트 전극(14a)이 형성된다. 다음에, 상기 게이트 전극(14a) 양측의 반도체 기판(10) 내에 불순물 이온을 주입함으로써 소스 및 드레인 영역이 형성되어 트랜지스터가 형성된다(도면에 미도시). 상기 트랜지스터의 패턴 크기는 약 0.25㎛이다.
여기서, 상기 폴리실리콘막(14)의 식각시 상기 게이트 산화막(12)에 대한 식각 선택비를 증가시키기 위해 상기 게이트 산화막 계면 부분의 폴리실리콘막(14) 식각시에 상기 HBr 가스의 비율을 증가시킴으로써 하부 산화막에 대한 선택비를 확보할 수 있다.
다시말하면, 상기 게이트 산화막(12)의 두께가 감소됨에 따라 발생되는 피팅(pitting)을 방지하기 위해서 상기 폴리실리콘막(14)의 식각시 게이트 산화막(12)에 대해 일정한 선택비 이상을 갖도록 해야 한다. 이를 위해, 상기 폴리실리콘막(14)의 식각시 식각 선택비를 증가시킬 수 있는 O2가스와 HBr 가스 중 어느 하나의 가스의 비율을 증가시킬 수 있다.
이때, 상기 O2가스의 경우에는 상기 포토레지스트막 패턴(18)을 마스크로 사용한 식각 공정시 상기 O2가스가 포토레지스트에 함유된 카본(Carbon) 성분과 결합하게 되고 이는, 쉽게 휘발되어 상기 게이트 산화막(12)에 대한 식각 선택비를 감소시키게 되는 문제를 야기한다.
그리고, 상기 HBr 가스의 경우에는 상기 폴리실리콘막(14)을 식각하면서, 상기 식각되는 폴리실리콘막(14)의 양측에 SiBry 형태로 측벽 패시베이션(sidewall passivation)을 이루어 게이트 전극(14a) 형성 후, 버티컬한 프로파일을 형성하는 데에 도움을 준다. 그러나, 패턴의 크기가 감소되고, 종횡비(aspect ratio)가 증가됨에 따라 과도한 측벽 패시베이션은 상술한 바와 같이, 버티컬 프로파일 특성을 강화시키지만 상대적으로 상기 HBr 가스 양의 증가로 HDP(high density plasma source)에 비해 압력(pressure)이 증가되어 조밀 패턴 지역에서 아웃 개싱(out gassing)이 부족하게 됨에 따라 게이트 전극(14a)의 바톰(battom)(C)부분에 테일(tail)의 원인이 되기도 한다.
상술한 바와 같은 방법으로 게이트 전극(14a)을 형성한 결과 상기 도 1a에 도시된 바와 같이, 식각 전에 약 250nm의 폭(A)을 갖는 포토레지스트막(18)을 마스크로 사용하여 식각한 후, 상기 게이트 전극(14a)의 탑(top) 부분(B)의 크기는 약 240nm이고, 바톰(bottom) 부분(C)의 크기는 약 300nm로 형성되었다. 즉, 버티컬 프로파일을 확인한 결과 게이트 전극 형성 후, 게이트 전극 탑(B)과 바톰(C) 부분의 크기 차가 60nm 정도 발생함을 알 수 있다.
또한, 측벽 보호막 효과를 얻기 위해 일정량 이상의 가스 사용으로 압력 조절의 제약을 가져와 상기 게이트 전극(14a) 양측의 오픈 영역의 크기 차이에 의해 오픈 영역이 좁은 부분과 넓은 부분에서 식각되는 양이 달라 로딩 효과(loading effect)를 증가시키게 된다. 즉, 크기별 조밀한 정도에 민감하게 영향을 받는 게이트의 경우에는 특성이 저하되는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기존의 MERIE 방식의 저밀도 플라즈마 소스를 이용하여 버티컬 프로파일을 구현할 수 있고, 로딩 효과를 감소시킬 수 있는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 장치의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 장치의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 게이트 산화막
14, 104 : 폴리실리콘막 16, 106 : 반사 방지막
18, 108 : 포토레지스트막 패턴
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, MERIE(magnetically enhanced reactive ion etching) 방식의 저밀도 플라즈마 소스를 이용한 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법은, 반도체 기판 상에 절연막 및 도전막을 차례로 적층하는 단계와; 포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생이 적은 식각 가스들로 상기 도전막의 일부 두께를 식각하는 제 1 식각 단계 및; 상기 절연막에 대해 식각 선택비가 높은 가스들로 상기 도전막의 남은 두께를 식각하는 제 2 식각 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법은, 반도체 기판 상에 절연막 및 도전막을 차례로 적층하는 단계와; 포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생이 적은 식각 가스들로 상기 도전막의 일부 두께를 식각하는 제 1 식각 단계 및; 상기 절연막에 대해 식각 선택비가 높은 가스들로 상기 도전막의 남은 두께를 식각하는 제 2 식각 단계를 포함한다.
(실시예)
도 2b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법은, 반도체 기판 상에 절연막 및 도전막이 차례로 적층된다. 이어, 포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생이 적은 식각 가스들로 상기 도전막의 일부 두께를 식각한 후, 상기 절연막에 대해 식각 선택비가 높은 가스들로 상기 도전막의 남은 두께가 식각된다. 이와 같은 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법은, 종래에 사용된 MERIE 방식을 이용한 저밀도 플라즈마 소스를 이용하고, 측벽 보호 역할을 감소시키는 식각 가스들로 폴리실리콘막의 일부 두께를 식각하고, 산화막에 대해 선택비가 높은 가스들로 나머지 폴리실리콘막을 식각함으로써 패턴 크기의 감소에 따른 아웃 개싱(out gassing) 효과를 증가시켜 게이트 전극의 바톰 부분에 생기는 테일(tail)을 감소시킬 수 있고, 버티컬(vertical)한 프로파일(profile)을 얻을 수 있으며, 산화막이 받는 어택(attack)을 최소화할 수 있다. 그리고, 사용되는 총 가스 유량을 낮추어 압력을 감소시킴으로써 패턴 밀도 및 오픈 영역의 차이에 의한 로딩(loading) 효과를 최소화할 수 있고, 아웃 개싱 효과를 증가시킬 수 있다.
이하, 도 2a 및 도 2b를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 장치의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 게이트 산화막(102), 폴리실리콘막(104), 그리고 반사 방지막(106)이 차례로 형성된다. 다음에, 상기 반사 방지막(106) 상에 게이트 전극 형성을 위한 포토레지스트막 패턴(108)이 형성된다. 이때, 상기 게이트 산화막(102)은 약 50Å의 두께를 갖고, 상기 폴리실리콘막(104)은 약 2900Å의 두께를 가지며, 상기 반사 방지막(106)은 약 260Å의 두께를 갖는다. 상기 반사 방지막(106)은 SiON막이다.
도 2b에 있어서, 종래와 같은 MERIE 방식의 저밀도 플라즈마 소스를 사용하는 식각 챔버에서 상기 포토레지스트막 패턴(108)이 마스크로 사용되어 상기 반사 방지막(106)과 폴리실리콘막(104)이 차례로 식각된다. 이때, 본 발명에서는 20mTorr 내지 100mTorr 범위 내의 압력, 150W 내지 400W 범위 내의 파워에서 10sccm 내지 100sccm 범위 내의 Cl2가스와 20sccm 내지 60sccm 범위 내의 SF6가스 및 20sccm 내지 200sccm 범위 내의 CF4가스와 0sccm 내지 20sccm 범위 내의 HeO2가스 중 어느 하나의 가스들을 사용함으로써 상기 폴리실리콘막(104)의 일부 두께가 식각된다.
그리고, 75mTorr 내지 200mTorr 범위 내의 압력, 50W 내지 300W 범위 내의 파워에서 10sccm 내지 100sccm 범위 내의 Cl2가스와 30sccm 내지 150sccm 범위 내의 HBr 가스를 사용하여 나머지 두께의 폴리실리콘막(104)을 식각함으로써 게이트 전극(104a)이 형성된다. 상기 주 식각 단계에서 식각되는 일부 두께는 약 1900Å이고, 나머지 두께는 약 1000Å이다.
다시 말하면, 종래의 경우에는 상기 반사 방지막(106)을 먼저 식각한 후, Cl2 가스와 HBr 가스를 주(main) 식각 가스로 사용하여 상기 폴리실리콘막(104) 식각 공정을 수행했을 때 상기 폴리실리콘막(104)의 식각시 많은 양의 폴리머(polymer) 발생으로 셀 구조와 같은 미세 패턴에 테일이 심하게 발생하는 문제가 있었다.
그러나, 본 발명에서는 상기 폴리실리콘막(104)의 식각시 게이트 산화막(102)에 대한 식각 선택비가 Cl2 가스와 HBr 가스에 비해 상대적으로 낮은 상기 Cl2 가스와 SF6 가스 또는 CF4 가스와 HeO2 가스를 주 식각 가스로 사용하여 상기 반사 방지막(106)과 폴리실리콘막(104)의 일부 두께를 식각한 후, 종래의 Cl2가스와 HBr 가스를 사용하여 남아있는 폴리실리콘막을 식각함으로써 폴리머의 발생과 게이트 전극(104a)의 바톰 부분에 생기는 테일을 감소시킬 수 있고, 버티컬한 프로파일을 얻을 수 있다.
한편, 미세한 패턴의 조밀 지역의 아웃 개싱을 활발히 하기 위해서는 압력 조절이 중요한데, 이를 위해 본 발명에서는 총 가스의 유량(total gas flow)을 낮게 유지시키면서 압력은 50mTorr 이하로 하여 프로파일을 조절한다.
상술한 방법으로 형성된 게이트 전극(104a)은 상기 도 2b에 도시되어 있는 바와 같이, 식각 전에 포토레지스트막 패턴(108)의 크기(A)가 약 250nm에서 상기 폴리실리콘막(104)의 식각 후, 상기 게이트 전극(104a)의 탑 부분(B)의 크기는 약 230nm이고, 바톰 부분(C)은 약 250nm로 차이가 약 20nm 정도가 생겼다. 이로써, 종래의 약 60nm에 비해 많이 개선되었음을 알 수 있다.
특히, 주 식각 단계에서 식각량이 많을수록 프로파일은 버티컬하게 유지되지만, 상기 Cl2가스와 SF6가스들을 사용한 식각시 상기 가스들은 상기 게이트 산화막(102)에 대한 식각 선택비가 높지 않기 때문에 상술한 바와 같이, 상기 가스들로 상기 폴리실리콘막(104)의 일부 두께를 식각한 후, 상기 Cl2가스와 SF6가스들에 비해 상대적으로 상기 게이트 산화막(102)에 대해 식각 선택비가 높은 Cl2가스와 HBr 가스를 이용하여 남아있는 폴리실리콘막(104)을 식각하여 게이트 산화막(102)에 발생되는 피팅을 감소시킬 수 있다.
따라서, 상기 본 발명의 식각 방법으로 약 0.22㎛의 게이트 크기, 약 3000Å의 폴리실리콘막 두께까지는 버티컬한 프로파일을 형성하는 것이 가능하며, 저밀도 플라즈마 소스에서 동일한 방법으로 게이트 산화막에 대한 어택(attack)을 감소시키면서 버티컬한 프로파일을 구현하는 것이 가능하다.
본 발명은 종래에 사용된 MERIE 방식을 이용한 저밀도 플라즈마 소스를 이용하고, 측벽 보호 역할을 감소시키는 식각 가스들로 폴리실리콘막의 일부 두께를 식각하고, 산화막에 대해 선택비가 높은 가스들로 나머지 폴리실리콘막을 식각함으로써 패턴 크기의 감소에 따른 아웃 개싱(out gassing) 효과를 증가시켜 게이트 전극의 바톰 부분에 생기는 테일(tail)을 감소시킬 수 있고, 버티컬(vertical)한 프로파일(profile)을 얻을 수 있으며, 산화막이 받는 어택(attack)을 최소화할 수 있는 효과가 있다. 그리고, 사용되는 총 가스 유량을 낮추어 압력을 감소시킴으로써 패턴 밀도 및 오픈 영역의 차이에 의한 로딩(loading) 효과를 최소화할 수 있고, 아웃 개싱 효과를 증가시킬 수 있는 효과가 있다.

Claims (7)

  1. MERIE(magnetically enhanced reactive ion etching) 방식의 저밀도 플라즈마 소스를 이용한 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법에 있어서,
    반도체 기판 상에 절연막 및 도전막을 차례로 적층하는 단계와;
    포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생을 감소시키는 식각 가스들로 상기 도전막의 일부 두께를 식각하는 제 1 식각 단계 및;
    상기 절연막에 대해 식각 선택비가 높은 식각 가스들로 상기 도전막의 남은 두께를 식각하는 제 2 식각 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 게이트 산화막이고, 상기 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  3. 제 1 항에 있어서,
    상기 절연막은 약 50Å의 두께를 갖고, 상기 도전막은 약 2900Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  4. 제 1 항에 있어서,
    상기 일부 두께는 약 1900Å이고, 상기 남은 두께는 약 1000Å인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  5. 제 1 항에 있어서,
    상기 제 1 식각 단계는,
    20mTorr 내지 100mTorr 범위 내의 압력과;
    150W 내지 400W의 범위 내의 파워 및;
    10sccm 내지 100sccm 범위 내의 Cl2가스와 20sccm 내지 60sccm 범위 내의 SF6가스 및 0sccm 내지 200sccm 범위 내의 CF4가스와 0sccm 내지 20sccm 범위 내의 HeO2가스 중 어느 하나의 식각 가스들로 수행되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  6. 제 1 항에 있어서,
    상기 제 2 식각 단계는,
    75mTorr 내지 200mTorr 범위 내의 압력과;
    50W 내지 300W 범위 내의 파워 및;
    10sccm 내지 100sccm 범위 내의 Cl2가스와 30sccm 내지 150sccm 범위 내의 HBr 가스로 식각 공정이 수행되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
  7. 반도체 기판 상에 절연막 및 도전막을 차례로 적층하는 단계와;
    포토레지스트막 패턴을 마스크로 사용하여 폴리머 발생을 감소시키는 식각 가스들로 상기 도전막의 일부 두께를 식각하는 제 1 식각 단계 및;
    상기 절연막에 대해 식각 선택비가 높은 식각 가스들로 상기 도전막의 남은 두께를 식각하는 제 2 식각 단계를 포함하는 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법.
KR1019980044411A 1998-10-22 1998-10-22 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법 KR20000030956A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980044411A KR20000030956A (ko) 1998-10-22 1998-10-22 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980044411A KR20000030956A (ko) 1998-10-22 1998-10-22 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법

Publications (1)

Publication Number Publication Date
KR20000030956A true KR20000030956A (ko) 2000-06-05

Family

ID=19555057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980044411A KR20000030956A (ko) 1998-10-22 1998-10-22 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법

Country Status (1)

Country Link
KR (1) KR20000030956A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010083208A (ko) * 2000-02-21 2001-08-31 가네꼬 히사시 반도체 장치의 제조방법
KR100393976B1 (ko) * 2001-06-09 2003-08-09 주식회사 하이닉스반도체 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법
CN105336602A (zh) * 2014-07-15 2016-02-17 北京北方微电子基地设备工艺研究中心有限责任公司 控制多晶硅刻蚀侧壁角度的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010083208A (ko) * 2000-02-21 2001-08-31 가네꼬 히사시 반도체 장치의 제조방법
KR100393976B1 (ko) * 2001-06-09 2003-08-09 주식회사 하이닉스반도체 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법
CN105336602A (zh) * 2014-07-15 2016-02-17 北京北方微电子基地设备工艺研究中心有限责任公司 控制多晶硅刻蚀侧壁角度的方法

Similar Documents

Publication Publication Date Title
US6902969B2 (en) Process for forming dual metal gate structures
US6884733B1 (en) Use of amorphous carbon hard mask for gate patterning to eliminate requirement of poly re-oxidation
KR20080086686A (ko) 반도체 소자의 제조방법
KR100954107B1 (ko) 반도체 소자의 제조방법
KR20080064308A (ko) 반도체 소자의 제조방법
KR20040022996A (ko) 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
KR20000030956A (ko) 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법
KR20080001881A (ko) 반도체 소자의 리세스 게이트 제조 방법
KR100780629B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
US20080160742A1 (en) Method for fabricating semiconductor device with recess gate
KR100799133B1 (ko) 반도체소자의 리세스게이트 제조 방법
KR100851922B1 (ko) 반도체 소자의 제조방법
KR20060122578A (ko) 반도체 메모리 소자의 하드 마스크 형성방법
KR100303357B1 (ko) 반도체 소자의 제조방법
KR100788587B1 (ko) 플래쉬 메모리 소자의 제조방법
US20070004105A1 (en) Method for fabricating semiconductor device
JP3581770B2 (ja) サイドウォールの形成方法
KR100835506B1 (ko) 반도체소자의 제조방법
KR20070096600A (ko) 반도체 소자의 제조방법
KR100609042B1 (ko) 반도체소자의 비트라인콘택홀 형성 방법
KR20060128489A (ko) 리세스게이트공정을 이용한 반도체소자의 제조 방법
KR20060113261A (ko) 리세스게이트공정을 이용한 반도체장치의 제조 방법
KR20010063527A (ko) 반도체소자의 게이트 패턴 형성방법
KR20050001104A (ko) 반도체소자 제조 방법
KR20090038151A (ko) 반도체 소자의 콘택홀 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination