KR20080001881A - 반도체 소자의 리세스 게이트 제조 방법 - Google Patents

반도체 소자의 리세스 게이트 제조 방법 Download PDF

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Abstract

본 발명은 리세스 형성시 활성 영역과 소자분리막 사이에 발생하는 첨점에 의한 리세스 게이트의 열화를 방지하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 반도체 기판의 소정 영역을 식각하여 기설정된 선폭보다 작은 미세 선폭의 리세스를 형성하는 단계; 상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계; 및 상기 기설정된 선폭을 가지는 리세스 상에 게이트를 형성하는 단계를 포함하며, 이에 따라 본 발명은 리세스 형성시 발생하는 첨점의 높이를 낮출 수 있으므로, 게이트절연막의 특성 열화 및 첨점이 스트레스 집중점이 되어 누설 소스로 작용하던 취약점이 사라진 상태가 되므로, 리세스 게이트의 채널 길이를 증가시킬 수 있는 효과가 있다.
리세스 게이트, 등방성 식각, 미세 패턴, 첨점(Horn), 채널 길이, 공정 마진

Description

반도체 소자의 리세스 게이트 제조 방법{METHOD FOR FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술에 따른 문제점을 도시한 사진.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
도 4는 본 발명의 일실시예에 따른 리세스 식각 후 결과를 나타낸 도면.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 TEM 사진.
도 6a 및 도 6b는 본 발명의 부연 설명하기 위한 TEM 사진.
도 7a 내지 도 7d는 본 발명의 일실시예 를 부연 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 하드마스크용 산화막 34 : 하드마스크용 폴리실리콘막
35 : 반사방지막 36 : 포토레지스트 패턴
37 : 리세스 37A : 선폭이 확장된 리세스
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조 방법에 관한 것이다.
반도체 소자의 제조에 있어, 기존의 플래너 게이트(Planar Gate) 형성 방법은 평탄한 활성 영역(Active area) 상에 형성하는 방법으로 패턴 크기의 축소화에 의해 게이트 채널 길이(Gate channel length)가 점점 작아지고 이온 도핑 농도 증가에 따라 전계 영역(Electric Field) 증가에 기인한 접합 누설에 의해 소자의 리프레시(Refresh) 특성을 확보하기가 어렵다. 이를 개선하기 위하여 게이트 형성 방법으로 활성 영역을 리세스 식각한 후, 리세스 상에 게이트를 형성하는 3차원 리세스 게이트(3-Dimension Recess Gate, 이하 RG) 공정이 대안으로 적용될 수 있다. 리세스 게이트 공정을 적용하여 채널 길이 증가 및 이온 도핑 농도 감소가 가능하여 소자의 리프레시 특성이 크게 개선된다.
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성하여 활성 영역(Active area)을 정의한다. 계속해서, 반도체 기판(11)의 활성 영역을 선택적으로 식각하여 리세스(13)를 형성한다. 이어서, 리세스(13) 내부 표면을 따라 게이트 절연막(14)을 형성한다. 게이트 절연막(14) 상에 형성되면서 리 세스(13)를 모두 매립하되, 반도체 기판(11)의 표면보다 돌출된 구조를 갖는 게이트 폴리실리콘막(15)을 증착한다. 게이트 폴리실리콘막(15) 상에 게이트 금속막(16)을 형성하여 리세스 게이트(RG)를 형성한다.
상술한 종래 기술에서 게이트 채널 길이 증가 및 이온 도핑(Implant doping) 농도 감소가 가능하여 소자의 리프레시 특성이 크게 개선되는 리세스 게이트를 반도체 소자에 적용한다.
그러나, 반도체 소자가 고집적화됨에 따라 리세스를 형성하기 위한 플라즈마 식각시 리세스 게이트의 하부의 프로파일은 V 형태의 프로파일을 형성하게 되어 소자분리막과 활성 영역의 사이로 첨점(Horn)이라고 하는 실리콘 잔류 현상(Si Residue)이 발생한다. 이는 후속 게이트 절연막의 특성 열화를 가져오며, 이로 인하여 첨점이 스트레스 집중점이 되어 누설 소스로 작용하여 소자의 제조 수율을 감소시키는 문제를 야기한다.
도 2a 및 도 2b는 종래 기술에 따른 문제점을 도시한 사진이다.
도 2a를 참조하면, 반도체 기판의 활성 영역을 식각하여 리세스(13)를 형성한 후, 소자분리막(12)과 리세스(13) 사이에 첨점(H)이 발생한 것을 알 수 있다.
도 2b를 참조하여, 첨점이 발생하는 원인을 알아보는데 소자분리막(12) 형성을 위한 트렌치(T)의 프로파일을 90°이하로 형성하기 때문에 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스 형성시 활성 영역과 소자분리막 사이에 발생하는 첨점에 의한 리세스 게이트의 열화를 방지하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 반도체 기판의 소정 영역을 식각하여 기설정된 선폭보다 작은 미세 선폭의 리세스를 형성하는 단계, 상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계, 및 상기 기설정된 선폭을 가지는 리세스 상에 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(32)을 형성하여 활성 영역을 정의한다. 계속해서 반도체 기판(31) 상에 하드마스크용 산화막(33) 및 하드마스크용 폴리실리콘막(34)을 차례로 증착한다. 계속해서 하드마스크용 폴리실리콘막(34) 상에 유기 반사방지막(Organic Bottom Anti Reflective Coating, 35)을 증착하고, 유기반사방지막(35)의 소정 영역 상에 포토레지스트 패턴(36)을 형성한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(36)을 식각 베리어(Etch barrier)로 하드마스크용 산화막(33)이 드러나는 타겟으로 반사방지막(35) 및 하드마스크용 폴리실리콘막(34)을 차례로 식각한다. 이 때, 하드마스크용 폴리실리콘막(34) 식각 공정은 TCP(Transfomer Coupled Plasma) 또는 ICP(Inductivity Coupled Plasma) 타입의 플라즈마 소스에서, 염소계(Chlorine) 플라즈마를 주입한 후, 소스 파워와 바이어스 파워를 인가하여 폴리실리콘 하드마스크(34A)를 형성한다. 이하, 식각된 하드마스크용 폴리실리콘막을 폴리실리콘 하드마스크(34A)라고 약칭한다.
도 3c에 도시된 바와 같이, 하드마스크용 폴리실리콘막(33)을 식각한 후 포토레지스트 패턴(36)을 스트립(Strip)하며, 반사방지막(35)은 폴리실리콘 하드마스크(34A) 함께 하드마스크용 산화막(33) 식각시 식각된다.
폴리실리콘 하드마스크(34A)를 사용하여 하드마스크용 산화막(33)과 반도체 기판(31)을 차례로 식각하여 산화막 하드마스크(33A) 및 리세스(37)를 형성한다. 이하, 리세스(37)는 기설정된 선폭보다 작은 미세 선폭의 리세스라고 정의한다.
이 때, 리세스(37) 선폭(CD1)은 최종적으로 구현하고자 하는 기설정된 선폭을 가지는 리세스 보다 10∼15㎚ 작게 형성한다. 도 4a를 함께 참조하도록 한다.
리세스(37) 식각 공정은, 염소계 플라즈마(Chlorine Plamsa)에 브롬계 플라즈마(Bromine Plasma)를 첨가하며, 소스 파워(Source power)와 바이어스 파워(Bias power)를 인가하여 진행한다.
자세히 알아보면, TCP 또는 ICP 타입의 플라즈마 소스로, Cl2/HBr 플라즈마를 사용하는데, Cl2/HBr 1:5∼1:20의 비율로 사용한다. 한편, 소스 파워는 500∼1500Ｗ, 바이어스 파워는 적어도 500Ｗ 이하의 값을 인가하는데, 이 때 바이어스 파워는 공정 조건에 따라 조절 가능하다.
위와 같은 공정을 통해 리세스(37)를 형성하는데, 리세스(37) 식각의 가장 이상적인 조건으로는 25mT의 압력하에서, 550Ｗ의 RF파워와 350V의 바이어스 전압을 인가하고, HBr은 100sccm 유량을 플로우하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 잔류하는 폴리실리콘 하드마스크(34A)를 제거한 후, 산화막 하드마스크(33A)를 식각 베리어로 리세스(37)의 선폭을 확장시키기 위한 등방성 식각(Isotropic Etch)을 실시한다.
등방성 식각은, TCP 타입의 플라즈마 소스 하에서 20∼100mT의 압력으로 500∼1500Ｗ의 소스 파워, 50Ｗ 이하의 바이어스 파워를 인가하고, 소량의 SF6/O2 플라즈마와 상대적으로 다량의 Cl2/HBr을 첨점합하여 진행한다. 여기서, 바이어스 파워는 0Ｗ 즉, 인가하지 않는 것이 가장 이상적이지만 식각 장비에 따라 바이어스 파워를 인가해야하는 경우가 있기 때문에 ≤50Ｗ 이하의 파워를 인가하도록 한다.
SF6/O2/Cl2/HBr 식각 가스는 약 5:3:20:60 을 가지는데 SF6/O2에서 SF6는 폴리머 발생을 위한 가스이며, Cl2/HBr은 실리콘(Si) 식각 가스이다. 폴리머 발생을 위 한 가스로 SF6 가스 뿐만 아니라 불소계(Flourine) 가스 예컨대 CF4 또는 NF3 를 사용할 수 있다.
한편, 식각 가스의 종류에 따른 실리콘막의 식각 정도를 비교하기 위해 도 7a 내지 도 7d를 참조하도록 한다.
한편, 등방성 식각은 페러데이 쉴드(Faraday Shield)가 장착된 ICP 타입의 장비에서 소스 파워를 300∼2000Ｗ 인가하며, SF6/O2/Cl2/HBr이 첨점합된 식각 가스를 사용하며, 이 때 식각 가스는 5:3:20:60의 비율을 가진다.
또한, 등방성 식각은 MDS(Microwave Down Stream) 타입, ECR(Electron Cyclotron Resonance) 타입, 및 HERICAL 타입의 플라즈마 소스를 이용한 식각 장비에서 등방성 식각을 진행할 수 있다.
등방성 식각을 실시한 후 리세스(37)의 선폭이 확장(CD1→CD2)되어 선폭이 확장된 리세스(37A)가 형성된다. 선폭이 확장된 리세스(37A)는 기설정된 선폭을 가지는 리세스라고 정의한다.
등방성 식각은 특성상 모든 방향으로 같은 두께만큼 식각되는데, 본 발명의 실시예에서는 리세스(37)의 바닥부에 비해 측벽부가 식각이 잘되는 조건, 즉 바이어스 파워를 인가하지 않으므로서 혹은 소량 인가하므로서 리세스의 바닥부에 비해 측벽부 식각이 더 잘 진행된다. 따라서, 리세스(37)와 선폭이 확장된 리세스(37A)의 너비(W)차이는 리세스(37)와 선폭이 확장된 리세스(37A)의 깊이(H)차이 보다 더 큰 것을 알 수 있다.
또한, 등방성 식각을 실시한 후 소자분리막과 리세스 사이의 첨점이 일부 또는 완전히 제거되어 게이트 절연막의 특성 열화 및 스트레스 집중점이 되어 누설 소스로 작용하여 소자의 제조 수율을 감소시키는 문제를 방지할 수 있다. 도 4b를 함께 참조하도록 한다.
위와 같이 등방성 식각을 통해 약 10∼15㎚ 선폭이 확장된 리세스(37A)를 형성하는데, 등방성 식각의 가장 이상적인 조건으로는 20mT의 압력하에서, 550Ｗ의 RF파워와 350V의 바이어스 전압을 인가하고, SF6는 5sccm, O2는 5sccm, Cl2는 20sccm, HBr은 60sccm 유량을 플로우하는 것이 바람직하다.
한편, 등방성 식각시 산화막 하드마스크(33A)도 일부 식각될 수 있다.
이후의 공정은 도시하지 않았지만, 산화막 하드마스크를 제거하고 선폭이 확장된 리세스(37A) 및 반도체 기판(31) 상에 게이트 절연막을 증착하고, 게이트 절연막 상에 게이트 전도막을 증착하여 선폭이 확장된 리세스(37A)를 모두 매립한다. 그리고 나서, 게이트 패터닝 공정을 실시하여 리세스 게이트(RG)를 형성한다.
도 4는 본 발명의 일실시예에 따른 리세스 식각 후 결과를 나타낸 도면이다.
도 3a 내지 도 3d에서 설명한 공정을 기반으로 리세스 식각 공정을 실시한 후 등방성 식각을 진행하면 도 4에 도시된 바와 같이, 반도체 기판(31)의 소자분리막(32)과 리세스(37) 사이에 첨점(H)이 있는 상태에서 선폭이 확장된 리세스(37A)가 형성된다. 또한, 동시에 첨점(H)의 높이가 낮춰 첨점(H)의 영향을 받지 않으면서 구현하고자 하는 선폭을 가지는 리세스를 형성할 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 TEM 사진이다.
도 5a를 참조하면, 폴리실리콘막 하드마스크(34A)를 식각 베리어로 반도체 기판을 식각하여 미세 선폭(CD1)을 가지는 리세스(37)를 형성한 것을 알 수 있다. 도 6a를 함께 참조한다.
도 5b를 참조하면, 산화막 하드마스크(33A)를 식각 베리어로 등방성 식각을 실시하여 리세스(33)의 선폭(CD1→CD2)을 확장시킨다. 이하, 리세스(33)를 선폭이 확장된 리세스(37A)라고 약칭한다. 등방성 식각을 실시하여 리세스(33)를 확장시킬 때 소자분리막(32)과 선폭이 확장된 리세스(37A) 사이의 첨점도 일부 식각됨('A')을 알 수 있다. 도 6b를 함께 참조한다.
도 7a 내지 도 7d는 본 발명의 일실시예를 부연 설명하기 위한 그래프로써, T66 TIVA 소자의 실시예이다.
도 7a를 참조하면, 가로축은 SF6 플라즈마의 유량을 나타내고, 세로축은 실리콘막의 측면 식각량을 나타낸 것이다. SF6 플라즈마의 유량이 커질수록 실리콘막의 식각량이 감소하는 것을 알 수 있다.
도 7b를 참조하면, 가로축은 O2 플라즈마의 유량을 나타내고, 세로축은 실리콘막의 측면 식각량을 나타낸 것이다. O2의 유량이 많아질수록 실리콘막의 식각량이 감소함을 알 수 있다.
도 7c를 참조하면, 가로축은 Cl2/HBr 플라즈마 간의 비율을 나타내고, 세로 축은 실리콘막의 측면 식각량을 나타낸 것이다.
A 구간에서는 HBr만을 주입했을 때, B 구간에서는 Cl2만 주입했을 때, C 구간에서는 Cl2/HBr을 주입했을 때이다. HBr만 주입했을 때, 실리콘막의 측면 식각량이 제일 크고, Cl2만 주입했을 때 실리콘막의 측면 식각량이 제일 작다. Cl2/HBr을 주입했을 때, 중간값을 나타낸다.
도 7d를 참조하면, 가로축은 TCP RF 파워를 나타내고, 세로축은 실리콘막의 측면 식각량을 나타낸 것이다. TCP RF 파워가 클수록 실리콘막의 식각량이 감소함을 알 수 있는데, 감소 정도는 완만한 것을 알 수 있다.
상기한 도 7a 내지 도 7d를 참조하면, Cl2/HBr 플라즈마를 사용하면서, RF 파워는 400∼500Ｗ를 가질 때, 실리콘막의 측면 식각이 가장 활발하게 진행됨을 확인할 수 있다.
상술한 바와 같이, 소자가 고집적화됨에 따라 게이트의 채널 길이가 짧아지는 문제가 발생하여 채널 길이를 증가시키기 위해 리세스 게이트(R-Gate)를 도입하였다. 하지만, 리세스 게이트 형성시 소자분리막과 리세스 사이의 첨점으로 인하여 게이트 절연막 특성이 열화되고 게이트 누설과 같은 문제가 발생하게 되었다.
따라서, 이를 개선하기 위하여 패터닝이 가능한 미세 선폭을 가지는 리세스를 먼저 형성한 후 등방성 식각을 실시하여 리세스의 측벽부 및 바닥부를 식각하여 선폭을 증가시키면서 첨점의 높이를 낮춘다.
한편, 등방성 식각시 바이어스 파워는 거의 인가하지 않으므로 리세스는 바 닥부에 비해 측벽부 식각이 잘된다. 이와 같은 특성을 이용하여 첨점의 영향을 받지 않으면서 구현하고자 하는 선폭을 가지는 리세스를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 형성시 발생하는 첨점의 높이를 낮출 수 있으므로, 게이트절연막의 특성 열화 및 첨점이 스트레스 집중점이 되어 누설 소스로 작용하던 취약점이 사라진 상태가 되므로, 리세스 게이트의 채널 길이를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 이온 도핑 농도 감소 등의 작용을 얻는 것이 가능하여 소자의 리프레시 특성을 개선할 수 있으므로, 디자인 룰의 확보, 공정 마진을 극대화할 수 있다.
또한, 본 발명은 로직을 포함한 반도체 소자의 고집적화, 제조 수율 향상 및 제조 단가 감소와 같은 효과를 얻을 수 있다.

Claims (20)

  1. 반도체 기판의 소정 영역을 식각하여 기설정된 선폭보다 작은 미세 선폭의 리세스를 형성하는 단계;
    상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계; 및
    상기 기설정된 선폭을 가지는 리세스 상에 게이트를 형성하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  2. 제1항에 있어서,
    상기 등방성 식각은,
    NF3 또는 SF6를 사용하는 반도체 소자의 리세스 게이트 제조 방법.
  3. 제2항에 있어서,
    상기 등방성 식각은,
    불소계 가스와 브롬화수소가 혼합된 식각 가스를 사용하는 반도체 소자의 리세스 게이트 제조 방법.
  4. 제3항에 있어서,
    상기 등방성 식각은,
    불소계 가스와 브롬화수소가 혼합된 식각 가스에 산소와 염소가 혼합된 혼합 가스를 사용하는 리세스 게이트 제조 방법.
  5. 제4항에 있어서,
    상기 혼합 가스는,
    SF6/O2/Cl2/HBr를 사용하는 반도체 소자의 리세스 게이트 제조 방법.
  6. 제5항에 있어서,
    상기 SF6/O2는 상기 Cl2/HBr에 비해 상대적으로 소량 첨가하는 반도체 소자의 리세스 게이트 제조 방법.
  7. 제6항에 있어서,
    상기 SF6/O2와 상기 Cl2/HBr가 혼합된 식각 가스는, 5:3:20:60:의 비율을 가지는 반도체 소자의 리세스 게이트 제조 방법.
  8. 제1항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하는 단계는,
    플라즈마 식각하는 반도체 소자의 리세스 게이트 제조 방법.
  9. 제8항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하는 단계는,
    20∼100mT의 압력 분위기, 소스 파워는 500∼1500Ｗ, 바이어스 파워는 적어도 50Ｗ 이하의 값을 인가하는 반도체 소자의 리세스 게이트 제조 방법.
  10. 제9항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하는 단계는,
    TCP 타입의 장비에서 20∼100mT의 압력 분위기, 소스 파워는 500∼1500Ｗ, 바이어스 파워는 인가하지 않는 반도체 소자의 리세스 게이트 제조 방법.
  11. 제3항에 있어서,
    상기 등방성 식각은,
    카본계 가스와 브롬화수소가 혼합된 식각 가스에 산소와 염소가 혼합된 혼합 가스를 사용하는 리세스 게이트 제조 방법.
  12. 제11항에 있어서,
    상기 카본계 가스는,
    CF4를 사용하는 반도체 소자의 리세스 게이트 제조 방법.
  13. 제1항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계는,
    페러데이 쉴드(Faraday Shield)가 장착된 ICP 타입의 장비에서 300∼2000Ｗ의 전력을 인가하는 반도체 소자의 리세스 게이트 제조 방법.
  14. 제13항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계는,
    SF6/O2/Cl2/HBr이 혼합된 식각 가스를 사용하며, 상기 혼합가스는 5:3:20:60:의 비율을 가지는 반도체 소자의 리세스 게이트 제조 방법.
  15. 제1항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계는,
    MDS 타입, ECR 타입, 및 HERICAL 타입의 플라즈마 소스를 이용한 식각 장비에서 상기 등방성 식각을 진행하는 반도체 소자의 리세스 게이트 제조 방법.
  16. 제1항에 있어서,
    상기 리세스의 양측벽을 등방성 식각하여 상기 기설정된 선폭을 가지는 리세스를 형성하는 단계는,
    상기 미세 선폭의 리세스 선폭에서 10∼15㎚ 증가시키는 반도체 소자의 리세 스 게이트 제조 방법.
  17. 제1항에 있어서,
    반도체 기판의 소정 영역을 식각하여 기설정된 선폭보다 작은 미세 선폭의 리세스를 형성하는 단계는,
    상기 반도체 기판 상에 하드마스크용 산화막 및 하드마스크용 폴리실리콘막을 차례로 형성하는 단계;
    상기 하드마스크용 폴리실리콘막을 선택적으로 식각하여 폴리실리콘막 하드마스크를 형성하되, 상기 하드마스크용 산화막에서 식각 정지하는 단계; 및
    상기 폴리실리콘막 하드마스크를 사용하여 상기 하드마스크용 산화막과 상기 반도체 기판을 선택적으로 식각하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  18. 제17항에 있어서,
    상기 폴리실리콘막 하드마스크를 사용하여 상기 하드마스크용 산화막과 상기 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계는,
    TCP 또는 ICP 타입의 플라즈마 소스에서, Cl2/HBr 혼합 가스를 사용하며 500 ∼1500Ｗ 파워를 인가하여 진행하는 반도체 소자의 리세스 게이트 제조 방법.
  19. 제18항에 있어서,
    상기 Cl2/HBr 혼합 가스는,
    1:5∼1:20의 비율로 사용하는 반도체 소자의 리세스 게이트 제조 방법.
  20. 제19항에 있어서,
    상기 폴리실리콘막 하드마스크를 사용하여 상기 하드마스크용 산화막과 상기 반도체 기판을 선택적으로 식각하는 단계는,
    상기 미세 선폭의 리세스를 형성한 후, 상기 폴리실리콘막 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
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