JP2008016838A - 半導体素子のリセスゲートの製造方法 - Google Patents
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Abstract
【課題】リセスパターンにホーンＨｏが発生することを抑制して、ゲート絶縁膜の特性劣化及び漏れ電流の発生を防止することができる半導体素子のリセスゲートの製造方法を提供すること。
【解決手段】本発明の半導体素子のリセスゲートの製造方法は、半導体基板３１をエッチングして第１リセス３７を形成するステップと、第１リセス３７の側壁及び底部をエッチングして第２リセス３７Ａを形成するステップと、第２リセス３７Ａが形成された半導体基板３１上にゲート絶縁膜及びゲート電極を形成するステップとを含む。第２リセス３７Ａを形成するエッチングは等方性エッチングであり、エッチングガスには、ＳＦ６／Ｏ２／Ｃｌ２／ＨＢｒの混合ガスを用いる。
【選択図】図４
【解決手段】本発明の半導体素子のリセスゲートの製造方法は、半導体基板３１をエッチングして第１リセス３７を形成するステップと、第１リセス３７の側壁及び底部をエッチングして第２リセス３７Ａを形成するステップと、第２リセス３７Ａが形成された半導体基板３１上にゲート絶縁膜及びゲート電極を形成するステップとを含む。第２リセス３７Ａを形成するエッチングは等方性エッチングであり、エッチングガスには、ＳＦ６／Ｏ２／Ｃｌ２／ＨＢｒの混合ガスを用いる。
【選択図】図４
Description
本発明は、半導体素子の製造技術に関し、特に、半導体素子のリセスゲートの製造方法に関する。
半導体素子の製造において、従来の平面ゲート（ｐｌａｎａｒ ｇａｔｅ）構造は、平坦な活性領域上にゲートを形成する構造である。パターンサイズの縮小化によってゲートチャネル長がますます短くなり、イオンドーピング濃度の増大による電界の増大に起因する接合漏れにより、素子のリフレッシュ特性の確保が難しくなっている。
この問題を改善するために、活性領域をリセスエッチングした後にリセス上にゲートを形成する３次元リセスゲート（以下、リセスゲートと略記する）構造が適用されてきた。このリセスゲート構造は、ゲートチャネル長の増大及びイオンドーピング濃度の低減を可能とし、素子のリフレッシュ特性を大きく改善する。
図１は、従来技術に係るリセスゲート構造を示す断面図である。
図１に示すように、半導体基板１１の所定領域に素子分離膜１２が形成され、活性領域が画定される。半導体基板１１の活性領域は、所定の深さに選択的にエッチングされて、リセス１３が形成される。リセス１３上にゲート絶縁膜１４、ゲート電極用ポリシリコン膜１５、及び金属又は金属シリサイド膜１６が積層されてリセスゲートＲＧが形成される。
上述のように、図１に示したリセスゲート構造は、ゲートチャネル長の増大及びイオンドーピング濃度の低減を可能とし、素子のリフレッシュ特性を大きく改善するという長所がある。
しかしながら、半導体素子が高集積化されるにつれて、基板をプラズマエッチングしてリセスを形成する際、このリセスは、底部に進むほど幅が狭くなる「Ｖ」字形のプロフィールに形成されるので、素子分離膜と活性領域との間に、尖状にシリコンを残留させる現象が発生する。この尖状の残留物（以下、ホーン（ｈｏｒｎ）という）は後続のゲート絶縁膜の特性の劣化をもたらし、このため、ホーンが応力集中点となって漏れ電流のソースとして作用し、素子の製造歩留りの減少という問題を引き起こす。
図２Ａ及び図２Ｂは、従来技術に係る問題点を説明するための断面を示す写真である。
図２Ａに示すように、半導体基板の活性領域をエッチングしてリセス１３を形成すると、素子分離膜１２とリセス１３とが近接する部分にホーンＨｏが発生していることが分かる。
図２Ｂに示すように、トレンチＴのプロフィールは、底部に進むほどその幅が狭くなる傾斜を有する。そして、上記したように、リセスも底部に進むほど幅が狭くなるプロフィールを有する。そのため、ホーンが発生せざるを得ず、このようなホーンが、後続して形成されるゲート絶縁膜の特性の劣化をもたらし、ホーンが応力集中点となって漏れ電流のソースとして作用する。
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、リセスパターンにホーンが発生することを抑制して、ゲート絶縁膜の特性劣化及び漏れ電流ソースの発生を防止することができる半導体素子のリセスゲートの製造方法を提供することにある。
上記の目的を達成するための本発明の好ましい実施形態に係るリセスゲートの製造方法は、半導体基板をエッチングして第１リセスを形成するステップと、前期第１リセスの側壁及び底部をエッチングして第２リセスを形成するステップと、前記第２リセスが形成された前記半導体基板上にゲート絶縁膜及びゲート電極を形成するステップとを含む。
好ましくは、前記第２リセスを形成するエッチングは、等方性エッチングである。
本発明によると、リセス形成の際に発生するホーンの高さを低くすることができるため、ゲート絶縁膜の特性劣化を防止し、応力集中による漏れ電流の発生を防止する効果がある。
また、本発明によると、イオンドーピング濃度を低減させることができ、素子のリフレッシュ特性を改善することができるため、デザインルールの確保及び工程マージンの極大化を可能とする効果がある。
更に、本発明によると、ロジック部を含む半導体素子の高集積化、製造歩留りの向上、及び製造単価の減少を実現することができる。
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
図３Ａ〜図３Ｄは、本発明の実施形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。
図３Ａに示すように、半導体基板３１に素子分離膜３２を形成して、活性領域及びフィールド領域を画定する。素子分離膜は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を適用して形成することができる。続いて、半導体基板３１上に、ハードマスク用酸化膜３３及びハードマスク用ポリシリコン膜３４を順次蒸着する。続いて、ハードマスク用ポリシリコン膜３４上に有機反射防止膜（ｏｒｇａｎｉｃ ｂｏｔｔｏｍ ａｎｔｉ ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ）３５を蒸着し、有機反射防止膜３５の所定領域上にフォトレジストパターン３６を形成する。
次に、図３Ｂに示すように、フォトレジストパターン３６をエッチングバリヤとして用いて、有機反射防止膜３５及びハードマスク用ポリシリコン膜３４を順次エッチングし、ハードマスク用酸化膜３３を露出させる。このときのハードマスク用ポリシリコン膜３４のエッチングは、ＴＣＰ（Ｔｒａｎｓｆｏｒｍｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプ又はＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）タイプのプラズマソースに塩素系プラズマを注入して、ソースパワー及びバイアスパワーを印加して実施する。これにより、ポリシリコンハードマスク３４Ａを形成する。なお、符号３５Ａは、有機反射防止膜３５がパターニングされた後の状態を示す。
次に、図３Ｃに示すように、フォトレジストパターン３６をストリップする。このとき、パターニングされた有機反射防止膜３５Ａも除去される。続いて、ハードマスク用酸化膜３３及び半導体基板３１をエッチングして、酸化膜ハードマスク３３Ａ及び第１リセス３７を形成する。
このとき、第１リセス３７の線幅ＣＤ１を、最終的に実現しようとするリセスの線幅より１０ｎｍ〜１５ｎｍ程度小さく形成する。
第１リセス３７を形成するためのエッチングは、塩素系プラズマと臭素系プラズマとを混合して、ソースパワー及びバイアスパワーを印加して実施する。
詳しく説明すると、ＴＣＰタイプ又はＩＣＰタイプのプラズマソースとして、Ｃｌ２とＨＢｒとの比率が１：５〜１：２０のＣｌ２／ＨＢｒプラズマを用いる。また、ソースパワーを５００Ｗ〜１５００Ｗの範囲で、バイアスパワーを５００Ｗ以下で印加する。バイアスパワーは、工程の条件に応じて調節が可能である。
上記のようなエッチングを介して、第１リセス３７を形成する。第１リセス３７をエッチングする際の最も理想的な条件としては、３．３３Ｐａ（２５ｍＴｏｒｒ）の圧力下で、５５０ＷのＲＦパワーと３５０Ｗのバイアスパワーとを印加し、ＨＢｒを、１００ｓｃｃｍの流量でフローすることが好ましい。
次に、図３Ｄに示すように、等方性エッチングを実施して第１リセス３７の幅を拡大し、第２リセス３７Ａを形成する。第２リセス３７Ａは、拡大された線幅ＣＤ２を有する。第１リセス３７及び第２リセス３７Ａを形成するエッチングの過程で、ポリシリコンハードマスク３４Ａは全て除去され得る。
等方性エッチングは、２．６６Ｐａ〜１３．３３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力下で、５００Ｗ〜１５００Ｗの範囲のソースパワー及び５０Ｗ以下のバイアスパワーを印加し、ＴＣＰタイプのプラズマソースとして、少量のＳＦ６／Ｏ２プラズマ及びこれよりも相対的に多量のＣｌ２／ＨＢｒプラズマを混合したプラズマを用いて行う。ここで、バイアスパワーは０Ｗ、すなわち、印加しないことが最も理想的であるが、エッチング装置によってはバイアスパワーを印加しなければならない場合があるため、５０Ｗ以下のパワーを印加する。
ＳＦ６／Ｏ２／Ｃｌ２／ＨＢｒエッチングガスは、概ね５：３：２０：６０の比率を有する。ＳＦ６／Ｏ２の混合ガスにおいて、ＳＦ６はポリマー発生用のガスであり、Ｃｌ２／ＨＢｒの混合ガスはシリコンエッチングのための反応ガスである。ポリマー発生用のガスとしては、ＳＦ６ガスだけでなく、フッ素系ガス、例えば、ＮＦ３又は炭素系ガスでもあるＣＦ４をも用いることができる。
一方、等方性エッチングは、ファラデーシールド（ｆａｒａｄａｙ ｓｈｉｅｌｄ）が装着されたＩＣＰタイプの装置において、ソースパワーを３００Ｗ〜２０００Ｗの範囲で印加し、ＳＦ６／Ｏ２／Ｃｌ２／ＨＢｒが混合されたエッチングガスを用いて行われることもでき、このときのこれらのガスの比率は、５：３：２０：６０である。
また、等方性エッチングは、ＭＤＳ（Ｍｉｃｒｏｗａｖｅ Ｄｏｗｎ Ｓｔｒｅａｍ）タイプ、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）タイプ、及びヘリカル（ＨＥＬＩＣＡＬ）タイプのプラズマソースを利用したエッチング装置で行うこともできる。
等方性エッチングは、その特性上全ての方向で同じ深さにエッチングするが、本発明の実施形態においては、第１リセス３７の底部に比べて側壁部のエッチングが十分に行われる条件、すなわち、バイアスパワーの印加を最小化する条件で等方性エッチングを行う。このため、リセスの底部に比べて側壁部がより十分にエッチングされる。したがって、第１リセス３７の幅と第２リセス３７Ａの幅との差Ｗは、第１リセス３７の深さと第２リセス３７Ａの深さとの差Ｈより大きいことが分かる。
上記のように、等方性エッチングを利用して、幅を１０ｎｍ〜１５ｎｍ程度拡張された第２リセス３７Ａを形成する。第２リセス３７Ａを等方性エッチングにより形成する際の最も理想的な条件としては、２．６６Ｐａ（２０ｍＴｏｒｒ）の圧力下で、５５０ＷのＲＦパワーと３５０Ｗのバイアスパワーとを印加し、ＳＦ６を５ｓｃｃｍ、Ｏ２を５ｓｃｃｍ、Ｃｌ２を２０ｓｃｃｍ、及びＨＢｒを６０ｓｃｃｍの流量でフローすることが好ましい。
一方、等方性エッチングの際に、酸化膜ハードマスク３３Ａも一部エッチングされ得る。符号３３Ｂは、残留酸化膜ハードマスクを示す。
以後の工程は図示しないが、残留酸化膜ハードマスク３３Ｂを除去し、幅が拡張された第２リセス３７Ａ上に、ゲート絶縁膜及びゲート電極を形成する。ゲート電極は、ポリシリコンと金属又は金属シリサイド膜とが積層された構造を有することができる。
従って、図４に示すような断面形状であった場合、等方性エッチングを実施した後には、第１リセス３７が主として横方向にエッチングされて、第２リセス３７Ａが形成されるので、素子分離膜３２と第１リセス３７との間に存在していたホーンＨｏが一部又は完全に除去される。これにより、ゲート絶縁膜の特性劣化の問題、及びホーンが応力集中点となり、漏れ電流のソースとして作用して素子の製造歩留りを低減させるという問題を防止することができる。
図５Ａ及び図５Ｂ、並びに図６Ａ及び図６Ｂは、本発明の実施形態に係る半導体素子のリセスゲートの製造方法により製造されたリセスパターンの断面及び平面を示す写真である。
図５Ａ及び図６Ａに示す写真から、ポリシリコン膜ハードマスクをエッチングバリヤとして利用して半導体基板をエッチングすることによって、微細な線幅ＣＤ１を有する第１リセス３７が形成されていることが分かる。
また、図５Ｂ及び図６Ｂに示す写真から、等方性エッチングを実施することによって、リセスの線幅ＣＤ２が拡張されていることがわかる。また、図２Ａと比較すれば、第２リセス３７Ａと素子分離膜３２との間に存在するホーン「Ａ」が緩和されていること、即ち、高さが低くなっていることが分かる。
図７Ａ〜図７Ｄは、本発明の実施形態を詳しく説明するためのグラフであって、Ｔ６６ ＴＩＶＡ素子に関するデータである。エッチングガスの種類によるシリコン膜の側面エッチング量を比較するために図７Ａ〜図７Ｄを参照する。
図７Ａのグラフにおいて、横軸はＳＦ６プラズマの流量（右方向が増大する方向）を示しており、縦軸はシリコン膜の側面エッチング量を示している。グラフから、ＳＦ６プラズマの流量が増大するほどシリコン膜の側面エッチング量が低減することが分かる。
図７Ｂのグラフにおいて、横軸はＯ２プラズマの流量（右方向が増大する方向）を示しており、縦軸はシリコン膜の側面エッチング量を示している。グラフから、Ｏ２プラズマの流量が増大するほどシリコン膜の側面エッチング量が低減することが分かる。
図７Ｃのグラフにおいて、横軸はＣｌ２／ＨＢｒプラズマの比率に対応しており、縦軸はシリコン膜の側面エッチング量を示している。
Ａ区間はＨＢｒのみを注入したとき、Ｂ区間はＣｌ２のみを注入したとき、Ｃ区間はＣｌ２／ＨＢｒを注入したときである。グラフから、ＨＢｒのみを注入したときに、シリコン膜の側面エッチング量が最も多く、Ｃｌ２のみを注入したときに、シリコン膜の側面エッチング量が最も少ないことがわかる。Ｃｌ２／ＨＢｒを注入したときには、シリコン膜の側面エッチング量は中間値を示している。
図７Ｄのグラフにおいて、横軸はＴＣＰ ＲＦパワー（右方向が増大する方向）を示しており、縦軸はシリコン膜の側面エッチング量を示している。グラフから、ＴＣＰ ＲＦパワーが大きいほどシリコン膜の側面エッチング量が低減するが、その低減の程度は緩やかであることが分かる。
上記したこれら図７Ａ〜図７Ｄに示すグラフから、Ｃｌ２／ＨＢｒプラズマを用い、かつ、４００Ｗ〜５００Ｗの範囲でＲＦパワーを印加するときに、シリコン膜の側面エッチングが最も活発に行われることが確認できる。
上述のように、リセスゲート形成の際に、素子分離膜とリセスとの間のホーンを緩和又は除去することによって、ゲート絶縁膜の特性の劣化を防止することができる。
本発明によると、リセス形成の際に発生するホーンの高さを低くすることができるため、ゲート絶縁膜の特性劣化を防止し、応力集中による漏れ電流ソースの発生を防止することができるという効果がある。
また、本発明によると、イオンドーピング濃度を低減させることができ、素子のリフレッシュ特性を改善することができるため、デザインルールの確保及び工程マージンの極大化を可能とする効果がある。
更に、本発明によると、ロジック部を含む半導体素子の高集積化、製造歩留りの向上、及び製造単価の減少を実現することができる。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更、追加、削除及び置き換えが可能であり、それらも本発明の技術的範囲に属する。
３１ 半導体基板
３２ 素子分離膜
３３ ハードマスク用酸化膜
３４ ハードマスク用ポリシリコン膜
３５ 有機反射防止膜
３６ フォトレジストパターン
３７ 第１リセス
３７Ａ 第２リセス
３２ 素子分離膜
３３ ハードマスク用酸化膜
３４ ハードマスク用ポリシリコン膜
３５ 有機反射防止膜
３６ フォトレジストパターン
３７ 第１リセス
３７Ａ 第２リセス
Claims (20)
- 半導体基板をエッチングして第１リセスを形成するステップと、
前記第１リセスの側壁及び底部をエッチングして第２リセスを形成するステップと、
前記第２リセスが形成された前記半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと
を含むことを特徴とする半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、等方性エッチングであることを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。
- 前記等方性エッチングが、ＮＦ３又はＳＦ６を用いるエッチングであることを特徴とする請求項２に記載の半導体素子のリセスゲートの製造方法。
- 前記等方性エッチングが、
フッ素系ガスと臭化水素とが混合されたエッチングガスを用いて行われるエッチングであることを特徴とする請求項２に記載の半導体素子のリセスゲートの製造方法。 - 前記等方性エッチングが、
フッ素系ガスと臭化水素と酸素と塩素とが混合された混合ガスをエッチングガスとして用いて行われることを特徴とする請求項２に記載の半導体素子のリセスゲートの製造方法。 - 前記混合ガスが、
ＳＦ６、Ｏ２、Ｃｌ２、ＨＢｒが混合されたガスであることを特徴とする請求項５に記載の半導体素子のリセスゲートの製造方法。 - 前記混合ガス中の前記ＳＦ６及びＯ２が、前記Ｃｌ２及びＨＢｒに比べて少ないことを特徴とする請求項６に記載の半導体素子のリセスゲートの製造方法。
- 前記混合ガス中のＳＦ６、Ｏ２、Ｃｌ２及びＨＢｒの比率が、５：３：２０：６０であることを特徴とする請求項６に記載の半導体素子のリセスゲートの製造方法。
- 前記第２リセスを形成するエッチングが、
プラズマエッチング装置を用いて行われることを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、
２．６６Ｐａ〜１３．３３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力下で、５００Ｗ〜１５００Ｗの範囲のソースパワー及び５０Ｗ以下のバイアスパワーを印加して行われることを特徴とする請求項９に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、
ＴＣＰタイプの装置において、２．６６Ｐａ〜１３．３３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力下で、５００Ｗ〜１５００Ｗの範囲のソースパワーを印加し、バイアスパワーは印加しないで行われることを特徴とする請求項９に記載の半導体素子のリセスゲートの製造方法。 - 前記等方性エッチングが、
炭素系ガスと臭化水素と酸素と塩素とが混合された混合ガスをエッチングガスとして用いて行われることを特徴とする請求項２に記載の半導体素子のリセスゲートの製造方法。 - 前記炭素系ガスが、
ＣＦ４であることを特徴とする請求項１２に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、
ファラデーシールドを装着したＩＣＰタイプの装置において、３００Ｗ〜２０００Ｗの範囲のソースパワーを印加して行われることを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、
ＳＦ６、Ｏ２、Ｃｌ２及びＨＢｒが混合された混合ガスをエッチングガスとして用いて行われ、
該混合ガス中のＳＦ６、Ｏ２、Ｃｌ２及びＨＢｒの比率が、５：３：２０：６０であることを特徴とする請求項１４に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスを形成するエッチングが、
ＭＤＳタイプ、ＥＣＲタイプ、及びヘリカルタイプからなる群の中から選択される何れかのプラズマソースを利用するエッチング装置で行われることを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。 - 前記第２リセスの幅が、前記第１リセスの幅に比べて１０ｎｍ〜１５ｎｍ大きいことを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。
- 前記第１リセスを形成する前記ステップが、
前記半導体基板上に酸化膜及びポリシリコン膜を順次形成するステップと、
前記ポリシリコン膜をパターニングするステップと、
パターニングされた前記ポリシリコン膜を用いて前記酸化膜と前記半導体基板とをエッチングするステップと
を含むことを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。 - 前記第１リセスを形成するエッチングが、
ＴＣＰタイプ又はＩＣＰタイプのプラズマソースとしてＣｌ２及びＨＢｒの混合ガスを用いて、５００Ｗ〜１５００Ｗの範囲のソースパワーを印加して行われることを特徴とする請求項１８に記載の半導体素子のリセスゲートの製造方法。 - 前記混合ガス中のＣｌ２及びＨＢｒの比率が、
１：５〜１：２０の範囲内であることを特徴とする請求項１９に記載の半導体素子のリセスゲートの製造方法。
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