JP3362588B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に、Ｕ溝を利用した縦
型ＭＯＳＦＥＴ等の絶縁ゲート型トランジスタならびに
その製造方法に関する。
半導体装置の製造方法に関し、特に、Ｕ溝を利用した縦
型ＭＯＳＦＥＴ等の絶縁ゲート型トランジスタならびに
その製造方法に関する。
【０００２】
【背景技術】半導体基板にＵ溝を形成する場合、リアク
ティブイオンエッチング（ＲＩＥ）等の異方性ドライエ
ッチングを用いるのが一般的である。
ティブイオンエッチング（ＲＩＥ）等の異方性ドライエ
ッチングを用いるのが一般的である。
【０００３】本願発明者はＵ溝を形成する技術につき種
々の検討を行い、その結果として、以下の事項が明らか
となった。
々の検討を行い、その結果として、以下の事項が明らか
となった。
【０００４】図３０（ａ）に示すように、酸化膜３０を
マスクとして用いて、ＲＩＥにより半導体基板１０にＵ
溝３１を形成した場合、そのＵ溝３１の側壁の表面部分
にダメージ（結晶欠陥）が導入されることが多い。
マスクとして用いて、ＲＩＥにより半導体基板１０にＵ
溝３１を形成した場合、そのＵ溝３１の側壁の表面部分
にダメージ（結晶欠陥）が導入されることが多い。
【０００５】そのダメージを除去するためには、図３０
（ｂ）に示すように、例えば、Ｕ溝の側壁の表面を、ケ
ミカルドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ
Ｅｔｃｈｉｎｇ）によりエッチングしてダメージ層を除
去すればよい。ケミカルドライエッチングとは、ラジカ
ルを用いた等方性のドライエッチングであり、以下、Ｃ
ＤＥ処理という。
（ｂ）に示すように、例えば、Ｕ溝の側壁の表面を、ケ
ミカルドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ
Ｅｔｃｈｉｎｇ）によりエッチングしてダメージ層を除
去すればよい。ケミカルドライエッチングとは、ラジカ
ルを用いた等方性のドライエッチングであり、以下、Ｃ
ＤＥ処理という。
【０００６】しかし、ＣＤＥ処理を行うと、図３０
（ｂ）に示すようにＵ溝の幅が広がり、側壁が酸化膜３
０の下に位置するようになり、この結果、オーバーハン
グ構造が形成される。
（ｂ）に示すようにＵ溝の幅が広がり、側壁が酸化膜３
０の下に位置するようになり、この結果、オーバーハン
グ構造が形成される。
【０００７】したがって、図３０（ｃ）に示すように、
Ｕ溝の側壁に酸化膜４２を形成した後、ポリシリコン３
２の埋め込みを行うと、十分な埋め込みができず、ボイ
ド３４が発生することになる。
Ｕ溝の側壁に酸化膜４２を形成した後、ポリシリコン３
２の埋め込みを行うと、十分な埋め込みができず、ボイ
ド３４が発生することになる。
【０００８】
【発明が解決しようとする課題】そこで本願発明者は、
ボイド３４の発生を防ぐために、図３１に示す方法を考
えだした。
ボイド３４の発生を防ぐために、図３１に示す方法を考
えだした。
【０００９】つまり、図３１（ａ）に示すように、酸化
膜３０の端部にサイドウオール４０を形成しておく。
膜３０の端部にサイドウオール４０を形成しておく。
【００１０】そして、そのサイドウオール４０の端部を
基準としてＵ溝を形成し、そのＵ溝の表面に、例えばＣ
ＤＥ処理を施し、ダメージ層を除去する。
基準としてＵ溝を形成し、そのＵ溝の表面に、例えばＣ
ＤＥ処理を施し、ダメージ層を除去する。
【００１１】次に、図３１（ｂ）に示すように、サイド
ウオール４０を除去する。この結果、酸化膜３０の端部
は、Ｕ溝の側壁よりも後退して位置することになる。
ウオール４０を除去する。この結果、酸化膜３０の端部
は、Ｕ溝の側壁よりも後退して位置することになる。
【００１２】したがって、図３０（ｂ）に示すようなオ
ーバーハング構造の発生が防止され、その後のポリシリ
コンの埋め込み工程においてボイドが発生することがな
い。
ーバーハング構造の発生が防止され、その後のポリシリ
コンの埋め込み工程においてボイドが発生することがな
い。
【００１３】ところが、図３０（ｃ）に示すように、Ｕ
溝の側壁の熱酸化を行い酸化膜４２を形成すると、酸化
マスクと半導体基板の境界部分（Ａ１，Ａ２）におい
て、結晶欠陥が誘起される場合がある。これは、Ｓｉ基
板の酸化が進み、酸化誘起応力が生じ、結晶欠陥が発生
しやすくなるからである。
溝の側壁の熱酸化を行い酸化膜４２を形成すると、酸化
マスクと半導体基板の境界部分（Ａ１，Ａ２）におい
て、結晶欠陥が誘起される場合がある。これは、Ｓｉ基
板の酸化が進み、酸化誘起応力が生じ、結晶欠陥が発生
しやすくなるからである。
【００１４】このように、ＲＩＥによりＵ溝を形成した
後に、導入されたダメージを除去するための処理（ＣＤ
Ｅ処理等）を行う場合において、ボイドの発生を防止
し、かつ、溝内の酸化に伴う結晶欠陥の発生を防止する
ことが重要である。
後に、導入されたダメージを除去するための処理（ＣＤ
Ｅ処理等）を行う場合において、ボイドの発生を防止
し、かつ、溝内の酸化に伴う結晶欠陥の発生を防止する
ことが重要である。
【００１５】本発明は、本願発明者の上述の検討結果に
基いてなされたものであり、その目的は、Ｕ溝の内壁の
酸化に伴う結晶欠陥を抑制し、かつボイドのないＵ溝の
内部へのポリシリコンの埋め込みを実現した半導体装置
およびその製造方法を提供することにある。
基いてなされたものであり、その目的は、Ｕ溝の内壁の
酸化に伴う結晶欠陥を抑制し、かつボイドのないＵ溝の
内部へのポリシリコンの埋め込みを実現した半導体装置
およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】（１）本発明の半導体装
置の製造方法は、 所定パターンのマスクを半導体基板上に形成する工程
と、前記マスクの端部を覆う第１のサイドウオールを形
成する工程と、前記第１のサイドウオールの端部に接す
る第２のサイドウオールを形成する工程と、前記第２の
サイドウオールの端部の位置を基準として前記半導体基
板に溝を形成する工程と、前記溝を形成する際に前記半
導体基板に導入されたダメージを除去するための処理を
前記溝の側壁の表面に対して行い、その結果として前記
溝の幅を広げ、前記溝の側壁の位置を前記第２のサイド
ウオールの端部の位置よりも後退させる工程と、前記第
２のサイドウオールを除去する工程と、前記マスクおよ
び前記第１のサイドウオールを酸化防止用のマスクとし
て用いて前記溝の側壁の表面を酸化して酸化膜を形成す
る工程と、前記溝に所定の材料を埋め込む工程と、を有
し、 前記溝の側壁の表面を酸化して酸化膜を形成する工
程における、前記第１のサイドウオールの端部は、前記
溝の側壁の位置よりも後退した地点に位置していること
を特徴とする。
置の製造方法は、 所定パターンのマスクを半導体基板上に形成する工程
と、前記マスクの端部を覆う第１のサイドウオールを形
成する工程と、前記第１のサイドウオールの端部に接す
る第２のサイドウオールを形成する工程と、前記第２の
サイドウオールの端部の位置を基準として前記半導体基
板に溝を形成する工程と、前記溝を形成する際に前記半
導体基板に導入されたダメージを除去するための処理を
前記溝の側壁の表面に対して行い、その結果として前記
溝の幅を広げ、前記溝の側壁の位置を前記第２のサイド
ウオールの端部の位置よりも後退させる工程と、前記第
２のサイドウオールを除去する工程と、前記マスクおよ
び前記第１のサイドウオールを酸化防止用のマスクとし
て用いて前記溝の側壁の表面を酸化して酸化膜を形成す
る工程と、前記溝に所定の材料を埋め込む工程と、を有
し、 前記溝の側壁の表面を酸化して酸化膜を形成する工
程における、前記第１のサイドウオールの端部は、前記
溝の側壁の位置よりも後退した地点に位置していること
を特徴とする。
【００１７】本発明の半導体装置の製造方法では、第１
のサイドウオールと第２のサイドウオールを使用する。
つまり、サイドウオールが２層構造となっている。
のサイドウオールと第２のサイドウオールを使用する。
つまり、サイドウオールが２層構造となっている。
【００１８】第２のサイドウオールの端部は溝の開口寸
法を決める働きをする。第１および第２のサイドウオー
ルを、第１のマスクに対してセルフアラインで形成すれ
ば、第１のマスクの最小加工寸法よりも、さらに微細な
溝形成のためのパターンの形成が可能である。
法を決める働きをする。第１および第２のサイドウオー
ルを、第１のマスクに対してセルフアラインで形成すれ
ば、第１のマスクの最小加工寸法よりも、さらに微細な
溝形成のためのパターンの形成が可能である。
【００１９】また、Ｕ溝側壁に対するＣＤＥ等のダメー
ジ除去処理の後に、第２のサイドウオールは除去され、
これにより溝の側壁の酸化のためのマスク端が溝の開口
部よりも後退する。したがって、オーバーハング構造が
形成されず、その後の、溝の埋め込み処理時にボイドが
生じない。
ジ除去処理の後に、第２のサイドウオールは除去され、
これにより溝の側壁の酸化のためのマスク端が溝の開口
部よりも後退する。したがって、オーバーハング構造が
形成されず、その後の、溝の埋め込み処理時にボイドが
生じない。
【００２０】一方、第２のサイドウオールが除去された
後にも、第１のサイドウオールが存在し、これにより第
１のマスクの端部（側部）が完全に覆われている。した
がって、溝の側壁の熱酸化の際にも半導体基板の表面の
酸化が防止され、よって、結晶欠陥が生じない。
後にも、第１のサイドウオールが存在し、これにより第
１のマスクの端部（側部）が完全に覆われている。した
がって、溝の側壁の熱酸化の際にも半導体基板の表面の
酸化が防止され、よって、結晶欠陥が生じない。
【００２１】（２）本発明の半導体装置の製造方法にお
いて、前記第１のサイドウオールは、前記溝の側壁の表
面を酸化して酸化膜を形成する工程における半導体基板
表面の酸化防止膜として機能すると共に、前記第２のサ
イドウオールの除去のためのエッチング処理時における
エッチングストッパーとしても機能することを特徴とす
る。
いて、前記第１のサイドウオールは、前記溝の側壁の表
面を酸化して酸化膜を形成する工程における半導体基板
表面の酸化防止膜として機能すると共に、前記第２のサ
イドウオールの除去のためのエッチング処理時における
エッチングストッパーとしても機能することを特徴とす
る。
【００２２】本発明により、第１のサイドウオールの特
徴、ならびに第１のサイドウオールと第２のサイドウオ
ールの相対的な差異が、より明確化される。
徴、ならびに第１のサイドウオールと第２のサイドウオ
ールの相対的な差異が、より明確化される。
【００２３】（３）本発明の半導体装置の製造方法にお
いて、前記第１のサイドウオールはシリコン窒化膜から
なり、前記第２のサイドウオールはシリコン酸化膜から
なることを特徴とする。
いて、前記第１のサイドウオールはシリコン窒化膜から
なり、前記第２のサイドウオールはシリコン酸化膜から
なることを特徴とする。
【００２４】第１のサイドウオールをシリコン窒化膜
（ＳｉＮ）で構成することにより、半導体基板の表面の
酸化を抑制することが可能となる。また、第２のサイド
ウオールとして、例えば、ＣＶＤ法で形成したＳｉＯ2
膜等の容易にエッチング可能な膜を用いることにより、
第２のサイドウオールの除去（加工）が容易となる。
（ＳｉＮ）で構成することにより、半導体基板の表面の
酸化を抑制することが可能となる。また、第２のサイド
ウオールとして、例えば、ＣＶＤ法で形成したＳｉＯ2
膜等の容易にエッチング可能な膜を用いることにより、
第２のサイドウオールの除去（加工）が容易となる。
【００２５】（４）本発明の半導体装置の製造方法にお
いて、溝を形成する際に半導体基板に導入されたダメー
ジを除去するための処理は、ケミカルドライエッチング
処理、あるいは犠牲酸化膜の除去処理のうちのいずれか
の処理であることを特徴とする。
いて、溝を形成する際に半導体基板に導入されたダメー
ジを除去するための処理は、ケミカルドライエッチング
処理、あるいは犠牲酸化膜の除去処理のうちのいずれか
の処理であることを特徴とする。
【００２６】ケミカルドライエッチング処理は、ラジカ
ルを用いた等方性のドライエッチングであり、ごく薄い
ダメージ層の除去に適する。また、犠牲酸化膜の除去処
理は、溝の内部を酸化して薄い犠牲酸化膜を形成し、そ
の犠牲酸化膜中にダメージ層を取り込み、その犠牲酸化
膜の除去と共にダメージ層を除去する方法である。ドラ
イエッチングが不要であり、加工歪みの発生の心配もな
い。
ルを用いた等方性のドライエッチングであり、ごく薄い
ダメージ層の除去に適する。また、犠牲酸化膜の除去処
理は、溝の内部を酸化して薄い犠牲酸化膜を形成し、そ
の犠牲酸化膜中にダメージ層を取り込み、その犠牲酸化
膜の除去と共にダメージ層を除去する方法である。ドラ
イエッチングが不要であり、加工歪みの発生の心配もな
い。
【００２７】（５）本発明の半導体装置の製造方法にお
いて、前記溝の側壁の表面を酸化して酸化膜を形成する
工程における、前記第１のサイドウオールの端部は、前
記溝の側壁の位置よりも後退した地点に位置しているこ
とを特徴とする。
いて、前記溝の側壁の表面を酸化して酸化膜を形成する
工程における、前記第１のサイドウオールの端部は、前
記溝の側壁の位置よりも後退した地点に位置しているこ
とを特徴とする。
【００２８】上述のオーバーハング構造が生じない点
を、より明確化したものである。
を、より明確化したものである。
【００２９】（６）請求項６に記載の本発明の半導体装
置の製造方法は、異なる材質の膜を重ね合わせてなる第
１のマスクを半導体基板上に形成する工程と、前記マス
クの端部を覆う第１のサイドウオールを形成する工程
と、前記第１のサイドウオールの端部に接する第２のサ
イドウオールを形成する工程と、前記第２のサイドウオ
ールの端部の位置を基準として前記半導体基板に溝を形
成する工程と、前記溝を形成する際に前記半導体基板に
導入されたダメージを除去するための処理を前記溝の側
壁の表面に対して行い、その結果として前記溝の幅を広
げ、前記溝の側壁の位置を前記第２のサイドウオールの
端部の位置よりも後退させる工程と、前記第２のサイド
ウオールを除去する工程と、前記第１のマスクおよび前
記第１のサイドウオールを酸化防止用のマスクとして用
いて前記溝の側壁の表面を酸化して酸化膜を形成する工
程と、前記溝に所定の材料を埋め込む工程と、前記第１
のマスクを酸化防止用マスクとして用いて、前記溝に埋
め込まれた前記所定の材料の表面を酸化し、その所定の
材料の表面に酸化膜を形成する工程と、前記所定の材料
の表面に形成された酸化膜をエッチングマスクとして用
いて、前記第１のマスクを除去し、前記半導体基板の表
面を露出させる工程と、前記露出した半導体基板の表面
上および前記所定の材料の表面に形成された酸化膜上
に、導電性の材料層を形成する工程と、を有し、 前記溝
の側壁の表面を酸化して酸化膜を形成する工程におけ
る、前記第１のサイドウオールの端部は、前記溝の側壁
の位置よりも後退した地点に位置していることを特徴と
する。
置の製造方法は、異なる材質の膜を重ね合わせてなる第
１のマスクを半導体基板上に形成する工程と、前記マス
クの端部を覆う第１のサイドウオールを形成する工程
と、前記第１のサイドウオールの端部に接する第２のサ
イドウオールを形成する工程と、前記第２のサイドウオ
ールの端部の位置を基準として前記半導体基板に溝を形
成する工程と、前記溝を形成する際に前記半導体基板に
導入されたダメージを除去するための処理を前記溝の側
壁の表面に対して行い、その結果として前記溝の幅を広
げ、前記溝の側壁の位置を前記第２のサイドウオールの
端部の位置よりも後退させる工程と、前記第２のサイド
ウオールを除去する工程と、前記第１のマスクおよび前
記第１のサイドウオールを酸化防止用のマスクとして用
いて前記溝の側壁の表面を酸化して酸化膜を形成する工
程と、前記溝に所定の材料を埋め込む工程と、前記第１
のマスクを酸化防止用マスクとして用いて、前記溝に埋
め込まれた前記所定の材料の表面を酸化し、その所定の
材料の表面に酸化膜を形成する工程と、前記所定の材料
の表面に形成された酸化膜をエッチングマスクとして用
いて、前記第１のマスクを除去し、前記半導体基板の表
面を露出させる工程と、前記露出した半導体基板の表面
上および前記所定の材料の表面に形成された酸化膜上
に、導電性の材料層を形成する工程と、を有し、 前記溝
の側壁の表面を酸化して酸化膜を形成する工程におけ
る、前記第１のサイドウオールの端部は、前記溝の側壁
の位置よりも後退した地点に位置していることを特徴と
する。
【００３０】本発明の半導体装置の製造方法は、上記
（１）のプロセスにさらに電極形成工程を加え、かつ、
セルフアライン工程を多数回連続して用いるものであ
り、これにより、極めて微細かつ精度の高い加工が可能
となる。第１のマスクとしては、複数種類の膜の重ね膜
を用いる。
（１）のプロセスにさらに電極形成工程を加え、かつ、
セルフアライン工程を多数回連続して用いるものであ
り、これにより、極めて微細かつ精度の高い加工が可能
となる。第１のマスクとしては、複数種類の膜の重ね膜
を用いる。
【００３１】つまり、第１のマスク端を基準に第１，第
２のサイドウオールが形成される（第１，第２のセルフ
アライン）。続いて、第２のサイドウオール端を基準と
した溝形成が行われ（第３のセルフアライン，かつ第１
のマスクの加工限界より微細な溝の形成が可能）、続い
て、ダメージ層の除去処理ならびに第２のサイドウオー
ルの除去が行われる（第４のセルフアライン）。続い
て、第１のマスクおよび第１のサイドウオールをマスク
として用いた溝内の酸化が行われ（第５のセルフアライ
ン）、続いて、溝内の埋め込みが行われる（第６のセル
フアライン）。続いて、第１のマスクを酸化防止用マス
クとして用いた溝の充填物質の表面の酸化（キャップ酸
化）が行われ、キャップ酸化層が形成される（第７のセ
ルフアライン）。続いて、今度はキャップ酸化層をマス
クとして第１のマスクを除去することにより半導体基板
の表面を露出させることにより、溝の周囲に自動的に電
極コンタクト層が形成される（第８のセルフアライ
ン）。そして、全面に導電材料（電極材料）を形成する
ことにより、溝内部との電気的絶縁を確保しつつ、半導
体基板との電気的接続をとることができる（第９のセル
フアライン）。
２のサイドウオールが形成される（第１，第２のセルフ
アライン）。続いて、第２のサイドウオール端を基準と
した溝形成が行われ（第３のセルフアライン，かつ第１
のマスクの加工限界より微細な溝の形成が可能）、続い
て、ダメージ層の除去処理ならびに第２のサイドウオー
ルの除去が行われる（第４のセルフアライン）。続い
て、第１のマスクおよび第１のサイドウオールをマスク
として用いた溝内の酸化が行われ（第５のセルフアライ
ン）、続いて、溝内の埋め込みが行われる（第６のセル
フアライン）。続いて、第１のマスクを酸化防止用マス
クとして用いた溝の充填物質の表面の酸化（キャップ酸
化）が行われ、キャップ酸化層が形成される（第７のセ
ルフアライン）。続いて、今度はキャップ酸化層をマス
クとして第１のマスクを除去することにより半導体基板
の表面を露出させることにより、溝の周囲に自動的に電
極コンタクト層が形成される（第８のセルフアライ
ン）。そして、全面に導電材料（電極材料）を形成する
ことにより、溝内部との電気的絶縁を確保しつつ、半導
体基板との電気的接続をとることができる（第９のセル
フアライン）。
【００３２】（７）本発明の半導体装置の製造方法にお
いて、前記第１のマスクは、半導体基板の表面に形成さ
れたシリコン酸化膜と、そのシリコン酸化膜上に形成さ
れたシリコン窒化膜とを含んで構成されることを特徴と
する。
いて、前記第１のマスクは、半導体基板の表面に形成さ
れたシリコン酸化膜と、そのシリコン酸化膜上に形成さ
れたシリコン窒化膜とを含んで構成されることを特徴と
する。
【００３３】第１のマスクが、酸化防止機能をもつシリ
コン窒化膜と、その形成や除去（エッチング）が容易な
シリコン酸化膜とを含む多層膜であることを明らかとし
たものである。
コン窒化膜と、その形成や除去（エッチング）が容易な
シリコン酸化膜とを含む多層膜であることを明らかとし
たものである。
【００３４】（８）本発明の半導体装置の製造方法にお
いて、前記第１のマスクは、半導体基板の表面に形成さ
れたシリコン酸化膜と、そのシリコン酸化膜上に形成さ
れたポリシリコン膜と、そのポリシリコン膜上に形成さ
れたシリコン窒化膜とを含んで構成されることを特徴と
する。
いて、前記第１のマスクは、半導体基板の表面に形成さ
れたシリコン酸化膜と、そのシリコン酸化膜上に形成さ
れたポリシリコン膜と、そのポリシリコン膜上に形成さ
れたシリコン窒化膜とを含んで構成されることを特徴と
する。
【００３５】半導体基板表面のポリシリコンは、半導体
基板に加えられるダメージをきわめて少なくする働きを
有する。
基板に加えられるダメージをきわめて少なくする働きを
有する。
【００３６】（９）本発明の半導体装置は、上記いずれ
かの方法により製造される。
かの方法により製造される。
【００３７】きわめて微細な、高性能の半導体装置が実
現される。
現される。
【００３８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００３９】（実施例１）図１〜図５は本発明の半導体
装置の製造方法の第１の実施例の特徴を説明するための
図である。
装置の製造方法の第１の実施例の特徴を説明するための
図である。
【００４０】図１に示すように、シリコン半導体基板１
０上に、酸化膜１６ａ，１６ｂと、シリコン窒化膜（Ｓ
ｉＮ）からなる第１のサイドウオール１４ａ，１４ｂ
と、ＣＶＤ法により形成されたＳｉＯ2（以下、ＣＶＤ
ＳｉＯ2と記す）からなる第２のサイドウオール１２
ａ，１２ｂとで構成される、Ｕ溝（以下、トレンチとい
う）形成のためのマスクが設けられる。そして、そのマ
スクを用いて、ＲＩＥによりトレンチ１８ａを形成す
る。
０上に、酸化膜１６ａ，１６ｂと、シリコン窒化膜（Ｓ
ｉＮ）からなる第１のサイドウオール１４ａ，１４ｂ
と、ＣＶＤ法により形成されたＳｉＯ2（以下、ＣＶＤ
ＳｉＯ2と記す）からなる第２のサイドウオール１２
ａ，１２ｂとで構成される、Ｕ溝（以下、トレンチとい
う）形成のためのマスクが設けられる。そして、そのマ
スクを用いて、ＲＩＥによりトレンチ１８ａを形成す
る。
【００４１】次に、図２に示すように、ＣＤＥ処理また
は犠牲酸化膜の除去処理により、トレンチ加工時に導入
されたダメージ層を除去する。
は犠牲酸化膜の除去処理により、トレンチ加工時に導入
されたダメージ層を除去する。
【００４２】図２中、Ｓ１は、第２のサイドウオールの
端部（トレンチ開口寸法を決定する部分）を示し、Ｓ２
は、ＣＤＥ処理または犠牲酸化膜の除去処理後のトレン
チ側壁の位置を示し、Ｓ３は、第１のサイドウオールの
端部（トレンチ内の酸化時における酸化防止用マスクの
端部となる）を示し、Ｓ４は、酸化膜１６ａの端部（２
つのサイドウオール形成のための基準となる位置）を示
す。
端部（トレンチ開口寸法を決定する部分）を示し、Ｓ２
は、ＣＤＥ処理または犠牲酸化膜の除去処理後のトレン
チ側壁の位置を示し、Ｓ３は、第１のサイドウオールの
端部（トレンチ内の酸化時における酸化防止用マスクの
端部となる）を示し、Ｓ４は、酸化膜１６ａの端部（２
つのサイドウオール形成のための基準となる位置）を示
す。
【００４３】次に、図３に示すように、第２のサイドウ
オール１２ａ，１２ｂをエッチングにより除去する。Ｃ
ＶＤＳｉＯ2からなる第２のサイドウオール１２ａ，１
２ｂは容易に除去できる。このとき、ＳｉＮからなる第
１のサイドウオール１４ａ，１４ｂはエッチングストッ
パーとして機能する。
オール１２ａ，１２ｂをエッチングにより除去する。Ｃ
ＶＤＳｉＯ2からなる第２のサイドウオール１２ａ，１
２ｂは容易に除去できる。このとき、ＳｉＮからなる第
１のサイドウオール１４ａ，１４ｂはエッチングストッ
パーとして機能する。
【００４４】次に、図４に示すように、第１のサイドウ
オール１４ａ，１４ｂを酸化防止用のマスクとして用い
て、トレンチ内部を熱酸化し、熱酸化膜２０（例えば、
トレンチＭＯＳのゲート絶縁膜となる）を形成する。こ
のとき、ＳｉＮからなる第１のサイドウオール１４ａ，
１４ｂは、シリコン半導体基板１０表面の酸化を防止す
る。よって、酸化応力に起因する結晶欠陥の発生が防止
される。
オール１４ａ，１４ｂを酸化防止用のマスクとして用い
て、トレンチ内部を熱酸化し、熱酸化膜２０（例えば、
トレンチＭＯＳのゲート絶縁膜となる）を形成する。こ
のとき、ＳｉＮからなる第１のサイドウオール１４ａ，
１４ｂは、シリコン半導体基板１０表面の酸化を防止す
る。よって、酸化応力に起因する結晶欠陥の発生が防止
される。
【００４５】次に、図５に示すように、ポリシリコン２
２を充填し、続いて、全面エッチバックすることによ
り、トレンチ内にポリシリコンを埋め込む。このとき、
オーバーハング構造が形成されていないため、トレンチ
内部にボイドが発生することがない。
２を充填し、続いて、全面エッチバックすることによ
り、トレンチ内にポリシリコンを埋め込む。このとき、
オーバーハング構造が形成されていないため、トレンチ
内部にボイドが発生することがない。
【００４６】（実施例２）次に、図６〜図２１を用い
て、本発明の第２の実施例について説明する。
て、本発明の第２の実施例について説明する。
【００４７】シリコン半導体基板には、あらかじめ、不
純物導入層（２９０，２８０，１２０）が形成されてい
る。これらの層は、例えば、図２８に示すように、縦型
ＭＯＳＦＥＴを構成する層である（この点については、
後述する）。
純物導入層（２９０，２８０，１２０）が形成されてい
る。これらの層は、例えば、図２８に示すように、縦型
ＭＯＳＦＥＴを構成する層である（この点については、
後述する）。
【００４８】まず、図６に示すように、熱酸化膜１３０
上にＳｉＮ膜１５０と、ＣＶＤＳｉＯ2膜１６０とを積
層形成し、パターニングする。
上にＳｉＮ膜１５０と、ＣＶＤＳｉＯ2膜１６０とを積
層形成し、パターニングする。
【００４９】次に、図７に示すようにＳｉＮ膜２１１を
成膜し、続いて、図８に示すように、ＲＩＥによりＳｉ
Ｎ膜２１１を加工し、第１のサイドウオール２１２を形
成する。
成膜し、続いて、図８に示すように、ＲＩＥによりＳｉ
Ｎ膜２１１を加工し、第１のサイドウオール２１２を形
成する。
【００５０】次に、図９に示すように、ＣＶＤＳｉＯ2
膜２１４を形成し、続いて、第１０図に示すように、Ｒ
ＩＥによりＣＶＤＳｉＯ2膜２１４を加工し、第２のサ
イドウオール２１６を形成する。
膜２１４を形成し、続いて、第１０図に示すように、Ｒ
ＩＥによりＣＶＤＳｉＯ2膜２１４を加工し、第２のサ
イドウオール２１６を形成する。
【００５１】次に、図１１に示すように、トレンチ１６
２を形成する。サイドウオールの使用により、多層膜
（熱酸化膜１３０／ＳｉＮ膜１５０／ＣＶＤＳｉＯ2膜
１６０）の最小加工寸法より小さい開口をもつ微細なト
レンチを形成可能である。
２を形成する。サイドウオールの使用により、多層膜
（熱酸化膜１３０／ＳｉＮ膜１５０／ＣＶＤＳｉＯ2膜
１６０）の最小加工寸法より小さい開口をもつ微細なト
レンチを形成可能である。
【００５２】つまり、第２のサイドウオール２１６の開
口に相当する幅のトレンチが形成される。このトレンチ
形成のためのエッチングの際、ＳｉＮ膜２１２はＳｉ基
板に対して選択性がとれないため、確実にＣＶＤＳｉＯ
2膜２１６により、ＳｉＮ膜２１２を覆う必要がある。
すなわち、ＣＶＤＳｉＯ2膜２１６は、トレンチ加工時
におけるＳｉＮ膜２１２に対するエッチングマスクとし
ての効果も有することになる。
口に相当する幅のトレンチが形成される。このトレンチ
形成のためのエッチングの際、ＳｉＮ膜２１２はＳｉ基
板に対して選択性がとれないため、確実にＣＶＤＳｉＯ
2膜２１６により、ＳｉＮ膜２１２を覆う必要がある。
すなわち、ＣＶＤＳｉＯ2膜２１６は、トレンチ加工時
におけるＳｉＮ膜２１２に対するエッチングマスクとし
ての効果も有することになる。
【００５３】次に、図１２に示すように、トレンチ加工
時にＳｉ基板中に導入されるダメージ除去およびトレン
チコーナー部の丸めのために、ＣＤＥ（Ｃｈｅｍｉｃａ
ｌＤｒｙ Ｅｔｃｈｉｎｇ）処理を行う。この時、トレ
ンチ側面のＳｉ基板がエッチングされるため、トレンチ
幅がサイドウォールの開口幅より広くなって、一時的に
オーバーハング構造が形成される。
時にＳｉ基板中に導入されるダメージ除去およびトレン
チコーナー部の丸めのために、ＣＤＥ（Ｃｈｅｍｉｃａ
ｌＤｒｙ Ｅｔｃｈｉｎｇ）処理を行う。この時、トレ
ンチ側面のＳｉ基板がエッチングされるため、トレンチ
幅がサイドウォールの開口幅より広くなって、一時的に
オーバーハング構造が形成される。
【００５４】次に、さらに、ダメージ層を完全に除去す
るために、図１３に示すように、トレンチ内部に犠牲酸
化膜１７２を形成し、続いて、図１４に示すように、そ
の犠牲酸化膜１７２をエッチングにより除去する。
るために、図１３に示すように、トレンチ内部に犠牲酸
化膜１７２を形成し、続いて、図１４に示すように、そ
の犠牲酸化膜１７２をエッチングにより除去する。
【００５５】この犠牲酸化膜の除去にはＢＨＦ（Ｂｕｆ
ｆｅｄ ＨＦ）が用いられる。犠牲酸化膜は完全に除去
しなければならないため、十分なエッチング時間で処理
を行う必要がある。この時、同時にＣＶＤＳｉＯ2膜
（第２のサイドウオール）２１６もエッチングされる。
一般的にＣＶＤ酸化膜は熱酸化膜よりエッチング速度が
大きいため、ＣＶＤ酸化膜（第２のサイドウォール）２
１６は完全に除去されることになる。しかし、本構造で
はＣＶＤ酸化膜のサイドウォール下に窒化膜サイドウォ
ールがあり、窒化膜はＢＨＦに対してほとんどエッチン
グされないため、窒化膜でエッチングが停止し、サイド
ウォールがなくなることはない。
ｆｅｄ ＨＦ）が用いられる。犠牲酸化膜は完全に除去
しなければならないため、十分なエッチング時間で処理
を行う必要がある。この時、同時にＣＶＤＳｉＯ2膜
（第２のサイドウオール）２１６もエッチングされる。
一般的にＣＶＤ酸化膜は熱酸化膜よりエッチング速度が
大きいため、ＣＶＤ酸化膜（第２のサイドウォール）２
１６は完全に除去されることになる。しかし、本構造で
はＣＶＤ酸化膜のサイドウォール下に窒化膜サイドウォ
ールがあり、窒化膜はＢＨＦに対してほとんどエッチン
グされないため、窒化膜でエッチングが停止し、サイド
ウォールがなくなることはない。
【００５６】従って、図１４に示されるように、第１の
サイドウォール２１２がトレンチ側面よりも後退し、こ
のため、その後のポリシリコン埋め込みにおいてボイド
の発生がなく、良好な埋め込み特性が得られる。
サイドウォール２１２がトレンチ側面よりも後退し、こ
のため、その後のポリシリコン埋め込みにおいてボイド
の発生がなく、良好な埋め込み特性が得られる。
【００５７】なお、必要のない場合は、図１３および図
１４の犠牲酸化除去工程は省略することができる。
１４の犠牲酸化除去工程は省略することができる。
【００５８】次に、図１５に示すように、トレンチ内に
ゲート酸化膜１７４を形成する。
ゲート酸化膜１７４を形成する。
【００５９】次に、図１６に示すように、ドープドポリ
シリコン１４４を堆積し、次に、図１７に示すように、
全面エッチバックしてトレンチ内部にドープドポリシリ
コン１４４を埋め込む。
シリコン１４４を堆積し、次に、図１７に示すように、
全面エッチバックしてトレンチ内部にドープドポリシリ
コン１４４を埋め込む。
【００６０】次に、図１８に示すように、シリコン基板
の表面を覆うＳｉＮ膜１５０をマスクとして、ドープド
ポリシリコン１４４の表面を酸化する。これにより、キ
ャップ酸化層２１０が形成される。
の表面を覆うＳｉＮ膜１５０をマスクとして、ドープド
ポリシリコン１４４の表面を酸化する。これにより、キ
ャップ酸化層２１０が形成される。
【００６１】次に、図１９に示すように、キャップ酸化
層２１０をマスクとして、ＲＩＥによりシリコン基板を
覆うＳｉＮ膜１５０をエッチングにより除去する。
層２１０をマスクとして、ＲＩＥによりシリコン基板を
覆うＳｉＮ膜１５０をエッチングにより除去する。
【００６２】続いて、エッチャントを変更してさらにＲ
ＩＥを行い、図２０に示すように、シリコン基板の表面
を覆う熱酸化膜１３０を除去する。
ＩＥを行い、図２０に示すように、シリコン基板の表面
を覆う熱酸化膜１３０を除去する。
【００６３】続いて、図２１に示すように、全面に、例
えばアルミニュウム（Ａｌ）からなる電極２３０を形成
する。
えばアルミニュウム（Ａｌ）からなる電極２３０を形成
する。
【００６４】本実施例では、犠牲酸化、ゲート酸化、キ
ャップ酸化の３つの酸化工程があるが、全ての酸化にお
いてトレンチマスクおよびトレンチマスク下のＳｉ基板
はＳｉＮ層およびＳｉＮのサイドウォールに囲まれるた
め、酸化はされず、従って酸化誘起応力に伴う結晶欠陥
の発生も抑制される。
ャップ酸化の３つの酸化工程があるが、全ての酸化にお
いてトレンチマスクおよびトレンチマスク下のＳｉ基板
はＳｉＮ層およびＳｉＮのサイドウォールに囲まれるた
め、酸化はされず、従って酸化誘起応力に伴う結晶欠陥
の発生も抑制される。
【００６５】一連のプロセスにおけるＳｉＮサイドウォ
ール（第１のサイドウオール）およびＣＶＤＳｉＯ
2（第２のサイドウォール）の働きはをまとめると、以
下のようになる。
ール（第１のサイドウオール）およびＣＶＤＳｉＯ
2（第２のサイドウォール）の働きはをまとめると、以
下のようになる。
【００６６】つまり、ＳｉＮからなる第１のサイドウォ
ールは、各種酸化工程におけるトレンチマスク材（ポリ
シリコン層）およびＳｉ基板の酸化抑制の役目と、犠牲
酸化膜除去におけるエッチングストッパの役目を果た
す。
ールは、各種酸化工程におけるトレンチマスク材（ポリ
シリコン層）およびＳｉ基板の酸化抑制の役目と、犠牲
酸化膜除去におけるエッチングストッパの役目を果た
す。
【００６７】また、ＣＶＤＳｉＯ2からなる第２のサイ
ドウォールは、トレンチ開口寸法を決める役目と、犠牲
酸化膜除去において、トレンチ幅よりもサイドウォール
を後退させ、その後のポリシリコン埋め込みにおいてボ
イドのない良好な埋め込み特性を実現する役目を果た
す。
ドウォールは、トレンチ開口寸法を決める役目と、犠牲
酸化膜除去において、トレンチ幅よりもサイドウォール
を後退させ、その後のポリシリコン埋め込みにおいてボ
イドのない良好な埋め込み特性を実現する役目を果た
す。
【００６８】（実施例３）図２２〜図２６は、本発明の
第３の実施例の主要な工程を示す図である。
第３の実施例の主要な工程を示す図である。
【００６９】この第３の実施例の特徴は、シリコン表面
を覆う多層膜（積層膜）として熱酸化膜１３０と、ポリ
シリコン膜１４０と、ＳｉＮ膜１５０とからなる３層膜
を形成したことである。
を覆う多層膜（積層膜）として熱酸化膜１３０と、ポリ
シリコン膜１４０と、ＳｉＮ膜１５０とからなる３層膜
を形成したことである。
【００７０】ポリシリコン膜１４０が敷かれていること
により、酸化工程におけるＳｉ基板自体の酸化を抑制
し、結晶欠陥の発生等を低減する効果が高い。
により、酸化工程におけるＳｉ基板自体の酸化を抑制
し、結晶欠陥の発生等を低減する効果が高い。
【００７１】その他は第２の実施例と同様である。つま
り、図２２は図１７に相当し、図２３は図１８に相当
し、図２４は図１９に相当し、図２５は図２０に相当
し、図２６は図２１に相当する。
り、図２２は図１７に相当し、図２３は図１８に相当
し、図２４は図１９に相当し、図２５は図２０に相当
し、図２６は図２１に相当する。
【００７２】（実施例４）図２７は絶縁ゲート型半導体
装置（ＵＭＯＳトランジスタ）の要部の平面レイアウト
図であり、図２８は図２７におけるＡ−Ａ線およびＢ−
Ｂ線に沿うデバイスの断面構造を示す図である。図２７
において、左側の図がＡ−Ａ線に沿うゲート回りの断面
図あり、右側の図がＢ−Ｂ線に沿うトレンチ近傍の断面
図である。また、図２７の（ア）〜（オ）の各位置は、
図２８の（ア）〜（オ）の各位置に対応している。
装置（ＵＭＯＳトランジスタ）の要部の平面レイアウト
図であり、図２８は図２７におけるＡ−Ａ線およびＢ−
Ｂ線に沿うデバイスの断面構造を示す図である。図２７
において、左側の図がＡ−Ａ線に沿うゲート回りの断面
図あり、右側の図がＢ−Ｂ線に沿うトレンチ近傍の断面
図である。また、図２７の（ア）〜（オ）の各位置は、
図２８の（ア）〜（オ）の各位置に対応している。
【００７３】図２８に示すような縦型ＭＯＳＦＥＴは、
第３の実施例（図２２〜図２６）のプロセスを用いて形
成することができる。
第３の実施例（図２２〜図２６）のプロセスを用いて形
成することができる。
【００７４】図２８に示すように、この縦型ＭＯＳＦＥ
Ｔは、アルミニュウム等からなるゲート電極２２０なら
びにソース電極２３０が半導体基板の表面に形成され、
半導体基板の裏面にドレイン電極２４０が形成された構
造を有する。トレンチ内部に埋め込まれたドープドポリ
シリコン１７０は、埋め込みのゲート配線として機能す
る。
Ｔは、アルミニュウム等からなるゲート電極２２０なら
びにソース電極２３０が半導体基板の表面に形成され、
半導体基板の裏面にドレイン電極２４０が形成された構
造を有する。トレンチ内部に埋め込まれたドープドポリ
シリコン１７０は、埋め込みのゲート配線として機能す
る。
【００７５】図２８からも明らかなように、この縦型Ｍ
ＯＳＦＥＴは、ゲート電極部分の直下の多層膜積層構造
（Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）が、その後のソ
ースコンタクト形成プロセスで除去されないでそのまま
残存した構造となる。
ＯＳＦＥＴは、ゲート電極部分の直下の多層膜積層構造
（Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）が、その後のソ
ースコンタクト形成プロセスで除去されないでそのまま
残存した構造となる。
【００７６】製造時には、シリコン基板上にはポリシリ
コンが敷かれているため、酸化工程を経てもシリコン基
板に酸化誘起応力は発生しない。したがって、結晶欠陥
の発生が抑制できる。これにより信頼性が高く、消費電
力の小さく高性能なＵＭＯＳトランジスタを製造するこ
とができる。
コンが敷かれているため、酸化工程を経てもシリコン基
板に酸化誘起応力は発生しない。したがって、結晶欠陥
の発生が抑制できる。これにより信頼性が高く、消費電
力の小さく高性能なＵＭＯＳトランジスタを製造するこ
とができる。
【００７７】また、本発明の製造プロセスにより、図２
９（ａ）に示すような、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
も製造可能である。
９（ａ）に示すような、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
も製造可能である。
【００７８】図２９（ａ）はデバイスの断面構造を示
し、図２９（ｂ）はその等価回路を示す。
し、図２９（ｂ）はその等価回路を示す。
【００７９】ＩＧＢＴは、半導体基板の最下層にＰ+の
半導体層１０５を形成した点が、ＭＯＳＦＥＴとは異な
る。
半導体層１０５を形成した点が、ＭＯＳＦＥＴとは異な
る。
【００８０】図２９（ｂ）に示すように、回路的には、
ＭＯＳトップのインバーテッドダーリントントランジス
タを構成する。
ＭＯＳトップのインバーテッドダーリントントランジス
タを構成する。
【００８１】図２９（ａ）に示すように、溝内に形成さ
れるドープドポリシリコン層１７０がゲート（Ｇ）とな
り、基板表面に形成される電極２３２がエミッタ電極と
なり、基板裏面に形成される電極２４２がコレクタ電極
となる。
れるドープドポリシリコン層１７０がゲート（Ｇ）とな
り、基板表面に形成される電極２３２がエミッタ電極と
なり、基板裏面に形成される電極２４２がコレクタ電極
となる。
【００８２】このようなＩＧＢＴも、上述のプロセスに
より、ＭＯＳＦＥＴと同様に形成可能であり、製造され
たデバイスは高集積、低消費電極で、かつ信頼性が高
い。
より、ＭＯＳＦＥＴと同様に形成可能であり、製造され
たデバイスは高集積、低消費電極で、かつ信頼性が高
い。
【００８３】
【図１】本発明の半導体装置の製造方法の第１の実施例
の第１の工程を示す要部断面図である。
の第１の工程を示す要部断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施例
の第２の工程を示す要部断面図である。
の第２の工程を示す要部断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施例
の第３の工程を示す要部断面図である。
の第３の工程を示す要部断面図である。
【図４】本発明の半導体装置の製造方法の第１の実施例
の第４の工程を示す要部断面図である。
の第４の工程を示す要部断面図である。
【図５】本発明の半導体装置の製造方法の第１の実施例
の第５の工程を示す要部断面図である。
の第５の工程を示す要部断面図である。
【図６】本発明の半導体装置の製造方法の第２の実施例
の第１の工程を示す要部断面図である。
の第１の工程を示す要部断面図である。
【図７】本発明の半導体装置の製造方法の第２の実施例
の第２の工程を示す要部断面図である。
の第２の工程を示す要部断面図である。
【図８】本発明の半導体装置の製造方法の第２の実施例
の第３の工程を示す要部断面図である。
の第３の工程を示す要部断面図である。
【図９】本発明の半導体装置の製造方法の第２の実施例
の第４の工程を示す要部断面図である。
の第４の工程を示す要部断面図である。
【図１０】本発明の半導体装置の製造方法の第２の実施
例の第５の工程を示す要部断面図である。
例の第５の工程を示す要部断面図である。
【図１１】本発明の半導体装置の製造方法の第２の実施
例の第６の工程を示す要部断面図である。
例の第６の工程を示す要部断面図である。
【図１２】本発明の半導体装置の製造方法の第２の実施
例の第７の工程を示す要部断面図である。
例の第７の工程を示す要部断面図である。
【図１３】本発明の半導体装置の製造方法の第２の実施
例の第８の工程を示す要部断面図である。
例の第８の工程を示す要部断面図である。
【図１４】本発明の半導体装置の製造方法の第２の実施
例の第９の工程を示す要部断面図である。
例の第９の工程を示す要部断面図である。
【図１５】本発明の半導体装置の製造方法の第２の実施
例の第１０の工程を示す要部断面図である。
例の第１０の工程を示す要部断面図である。
【図１６】本発明の半導体装置の製造方法の第２の実施
例の第１１の工程を示す要部断面図である。
例の第１１の工程を示す要部断面図である。
【図１７】本発明の半導体装置の製造方法の第２の実施
例の第１２の工程を示す要部断面図である。
例の第１２の工程を示す要部断面図である。
【図１８】本発明の半導体装置の製造方法の第２の実施
例の第１３の工程を示す要部断面図である。
例の第１３の工程を示す要部断面図である。
【図１９】本発明の半導体装置の製造方法の第２の実施
例の第１４の工程を示す要部断面図である。
例の第１４の工程を示す要部断面図である。
【図２０】本発明の半導体装置の製造方法の第２の実施
例の第１５の工程を示す要部断面図である。
例の第１５の工程を示す要部断面図である。
【図２１】本発明の半導体装置の製造方法の第２の実施
例の第１６の工程を示す要部断面図である。
例の第１６の工程を示す要部断面図である。
【図２２】本発明の半導体装置の製造方法の第３の実施
例の第１の工程を示す要部断面図である。
例の第１の工程を示す要部断面図である。
【図２３】本発明の半導体装置の製造方法の第３の実施
例の第２の工程を示す要部断面図である。
例の第２の工程を示す要部断面図である。
【図２４】本発明の半導体装置の製造方法の第３の実施
例の第３の工程を示す要部断面図である。
例の第３の工程を示す要部断面図である。
【図２５】本発明の半導体装置の製造方法の第３の実施
例の第４の工程を示す要部断面図である。
例の第４の工程を示す要部断面図である。
【図２６】本発明の半導体装置の製造方法の第３の実施
例の第４の工程を示す要部断面図である。
例の第４の工程を示す要部断面図である。
【図２７】本発明の第４の実施例に係る縦型ＭＯＳＦＥ
Ｔの要部の平面レイアウト形状を示す図である。
Ｔの要部の平面レイアウト形状を示す図である。
【図２８】図２７のＡ−Ａ線およびＢ−Ｂ線に沿うデバ
イスの断面構造を示す図である。
イスの断面構造を示す図である。
【図２９】（ａ）はＩＧＢＴのデバイスの断面構造を示
す図であり、（ｂ）は等価回路図である。
す図であり、（ｂ）は等価回路図である。
【図３０】（ａ），（ｂ），（ｃ）はそれぞれ、本発明
前に本発明者によって検討された製造プロセスの一例の
問題点を説明するための図である。
前に本発明者によって検討された製造プロセスの一例の
問題点を説明するための図である。
【図３１】（ａ），（ｂ），（ｃ）はそれぞれ、本発明
前に本発明者によって検討された製造プロセスの他の例
の問題点を説明するための図である。
前に本発明者によって検討された製造プロセスの他の例
の問題点を説明するための図である。
１０ シリコン半導体基板
１６ａ，１６ｂ 酸化マスク
１２ａ，１２ｂ 第２のサイドウオール（ＣＶＤＳｉＯ
2膜） １４ａ，１４ｂ 第１のサイドウオール（ＳｉＮ膜） １８ トレンチ（Ｕ溝） １９ ゲート酸化膜 ２２ ドープドポリシリコン
2膜） １４ａ，１４ｂ 第１のサイドウオール（ＳｉＮ膜） １８ トレンチ（Ｕ溝） １９ ゲート酸化膜 ２２ ドープドポリシリコン
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
H01L 27/08 331
H01L 29/78 653
Claims (7)
- 【請求項１】 所定パターンのマスクを半導体基板上に
形成する工程と、 前記マスクの端部を覆う第１のサイドウオールを形成す
る工程と、 前記第１のサイドウオールの端部に接する第２のサイド
ウオールを形成する工程と、 前記第２のサイドウオールの端部の位置を基準として前
記半導体基板に溝を形成する工程と、 前記溝を形成する際に前記半導体基板に導入されたダメ
ージを除去するための処理を前記溝の側壁の表面に対し
て行い、その結果として前記溝の幅を広げ、前記溝の側
壁の位置を前記第２のサイドウオールの端部の位置より
も後退させる工程と、 前記第２のサイドウオールを除去する工程と、 前記マスクおよび前記第１のサイドウオールを酸化防止
用のマスクとして用いて前記溝の側壁の表面を酸化して
酸化膜を形成する工程と、 前記溝に所定の材料を埋め込む工程と、 を有し、 前記溝の側壁の表面を酸化して酸化膜を形成する工程に
おける、前記第１のサイドウオールの端部は、前記溝の
側壁の位置よりも後退した地点に位置していることを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記第１のサイドウオールは、前記溝の側壁の表面を酸
化して酸化膜を形成する工程における半導体基板表面の
酸化防止膜として機能すると共に、前記第２のサイドウ
オールの除去のためのエッチング処理時におけるエッチ
ングストッパーとしても機能することを特徴とする半導
体装置の製造方法。 - 【請求項３】 請求項１において、 前記第１のサイドウオールはシリコン窒化膜からなり、
前記第２のサイドウオールはシリコン酸化膜からなる半
導体装置の製造方法。 - 【請求項４】 請求項１〜請求項３のいずれかにおい
て、 溝を形成する際に半導体基板に導入されたダメージを除
去するための処理は、ケミカルドライエッチング処理、
あるいは犠牲酸化膜の除去処理のうちのいずれかの処理
であることを特徴とする半導体装置の製造方法。 - 【請求項５】 異なる材質の膜を重ね合わせてなる第１
のマスクを半導体基板上に形成する工程と、 前記マスクの端部を覆う第１のサイドウオールを形成す
る工程と、 前記第１のサイドウオールの端部に接する第２のサイド
ウオールを形成する工程と、 前記第２のサイドウオールの端部の位置を基準として前
記半導体基板に溝を形成する工程と、 前記溝を形成する際に前記半導体基板に導入されたダメ
ージを除去するための処理を前記溝の側壁の表面に対し
て行い、その結果として前記溝の幅を広げ、前記溝の側
壁の位置を前記第２のサイドウオールの端部の位置より
も後退させる工程と、 前記第２のサイドウオールを除去する工程と、 前記第１のマスクおよび前記第１のサイドウオールを酸
化防止用のマスクとして用いて前記溝の側壁の表面を酸
化して酸化膜を形成する工程と、 前記溝に所定の材料を埋め込む工程と、 前記第１のマスクを酸化防止用マスクとして用いて、前
記溝に埋め込まれた前記所定の材料の表面を酸化し、そ
の所定の材料の表面に酸化膜を形成する工程と、 前記所定の材料の表面に形成された酸化膜をエッチング
マスクとして用いて、前記第１のマスクを除去し、前記
半導体基板の表面を露出させる工程と、 前記露出した半導体基板の表面上および前記所定の材料
の表面に形成された酸化膜上に、導電性の材料層を形成
する工程と、 を有し、 前記溝の側壁の表面を酸化して酸化膜を形成する工程に
おける、前記第１のサイドウオールの端部は、前記溝の
側壁の位置よりも後退した地点に位置していることを特
徴とする半導体装置の製造方法。 - 【請求項６】 請求項５において、 前記第１のマスクは、半導体基板の表面に形成されたシ
リコン酸化膜と、そのシリコン酸化膜上に形成されたシ
リコン窒化膜とを含んで構成されることを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項５において、 前記第１のマスクは、半導体基板の表面に形成されたシ
リコン酸化膜と、そのシリコン酸化膜上に形成されたポ
リシリコン膜と、そのポリシリコン膜上に形成されたシ
リコン窒化膜とを含んで構成されることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34835795A JP3362588B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34835795A JP3362588B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172064A JPH09172064A (ja) | 1997-06-30 |
| JP3362588B2 true JP3362588B2 (ja) | 2003-01-07 |
Family
ID=18396484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34835795A Expired - Fee Related JP3362588B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362588B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897343A (en) * | 1998-03-30 | 1999-04-27 | Motorola, Inc. | Method of making a power switching trench MOSFET having aligned source regions |
| JP2006339669A (ja) * | 1999-03-03 | 2006-12-14 | Elpida Memory Inc | 半導体集積回路装置 |
| KR100761637B1 (ko) | 1999-03-03 | 2007-09-27 | 엘피다 메모리, 아이엔씨. | 반도체 집적 회로 장치 및 그 제조 방법 |
| US6977203B2 (en) * | 2001-11-20 | 2005-12-20 | General Semiconductor, Inc. | Method of forming narrow trenches in semiconductor substrates |
| KR100792365B1 (ko) * | 2006-06-30 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
| US7825460B2 (en) * | 2006-09-06 | 2010-11-02 | International Business Machines Corporation | Vertical field effect transistor arrays and methods for fabrication thereof |
| JP2008235399A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | トレンチ型電力用半導体装置及びその製造方法 |
| JP5583315B2 (ja) | 2007-07-19 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US7982272B2 (en) | 2008-03-26 | 2011-07-19 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| JP5472862B2 (ja) | 2009-03-17 | 2014-04-16 | 三菱電機株式会社 | 電力用半導体装置の製造方法 |
| JP2011029660A (ja) * | 2010-10-01 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012174989A (ja) * | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体装置の製造方法 |
| WO2018179352A1 (ja) | 2017-03-31 | 2018-10-04 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法および記録媒体 |
-
1995
- 1995-12-18 JP JP34835795A patent/JP3362588B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172064A (ja) | 1997-06-30 |
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