JPH03155151A - 半導体構造の製法 - Google Patents

半導体構造の製法

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JPH03155151A
JPH03155151A JP2290954A JP29095490A JPH03155151A JP H03155151 A JPH03155151 A JP H03155151A JP 2290954 A JP2290954 A JP 2290954A JP 29095490 A JP29095490 A JP 29095490A JP H03155151 A JPH03155151 A JP H03155151A
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dielectric
mask
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Barbara Vasquez
バーバラ・バスケ
Peter J Zdebel
ピーター・ジェイ・ズデベル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、−膜内には半導体デバイスの製法に関し、ざ
らに詳しくは複数の技術との適合性を有する半導体構造
の製造方法に関する。
(従来技術) 半導体技術における趨勢は、複数の技術との適合性を有
するデバイス構造の製造の方向に向かっている。たとえ
ば、1つの集積回路内でバイポーラ・デバイスとMOS
デバイスの両方をサポートできる構造が非常に望まれる
のは、両方の技術の一番の長所が得られるからである。
これは、0MO8みよびBIMO5の高性能集積回路の
製造を可能にする。複数の技術による集積回路の製法を
実用化するkは、プロセスの一体化においてフレキシど
リティがなければならない。また、スケーラビリティ特
性を強化した製法を開発できることが望ましい。
(発明が解決しようとする課題) 可変幅の浅い分離素子を有する半導体構造を製造する従
来の方法、特に深いトレンチ分離素子の上に堆積する製
法では、一般に複数のマスキング・ステップを必要とし
た。具体的に言えば、マスクは分離素子の活性領域への
侵入を限定するのに用いられる。複数のマスキング・ス
テップは本質上、ミスアラインメント耐性を備えなけれ
ばならない。このようなミスアラインメント耐性のため
に、構造の積極的なスケーリングが阻害され、さらに面
積が必要になる。
(発明の概要) したがって、本発明の目的は、いくつかの技術との適合
性を有する半導体構造の製法を提供することである。
本発明の他の目的は、一体化でフレキシビリティが強化
された半導体構造の製法を提供することである。
本発明の更に他の目的は、スケーラビリティ特性が強化
された半導体構造の製法を提供することである。
また本発明の更に他の目的は、深いトレンチ分離素子と
浅い誘電体分離素子の両方が幅を変えて製造できる1、
半導体構造の製法を提供することである。
本発明の更に他の目的は、高性能集積回路と結合して使
用できる半導体構造の製法を提供することである。
上記およびその他の目的および利点を、達成する本発明
の一実施例では、半導体基板を設け、その上に熱酸化物
層、ポリシリコン層および第1誘電体層を形成すること
をその一部として含んでいる。第1マスクは第1誘電体
層の上に形成され、前記マスクを使用して、ポリシリコ
ン層まで達する少なくとも1つの開口部を形成する。つ
いで、誘電体スペーサを開口部内に形成し、開口部の下
の基板内に形成されるトレンチ幅の自己整合による縮小
を可能にする。トレンチ内に誘電体トレンチ・ライナを
形成した後、トレンチを充填し、誘電体スペーサを除去
して下に堆積されたポリシリコン層の部分を露出する。
誘電体スペーサの除去によって、トレンチ・ライナと第
1誘電体層の端部の間に自己整合によるオフセットを作
り、これか浅い誘電体分離素子を形成するためのマスク
の役割を果たす。ついで、第2マスクを使用して、開口
部の形成中に早期に除去しなかった領域内の第1誘電体
層を選択的に除去できる。ついで浅い分離素子が、第1
誘電体層を除去した領域内に形成される。
(実施例) 第1図〜第16図は、加工中の半導体構造の一部分につ
いてその断面図を大きく拡大したもので必る。ここに示
す図面はスケール上正確なものではないことを理解され
たい。最初に基板10を設ける。この実施例では、基板
10は単結晶シリコンによって構成されているが、他の
材料を使用した基板を使用しても構わないと解釈すべき
である。
デバイスの用途によっては、基板10が、分離前加工を
完了して必要なドーピング不純物の分布およびエピタキ
シャル層が形成されている半導体材料によって構成され
る場合がある。薄い熱酸化物層12が基板10上に形成
され、ついでその上にポリシリコン層14が形成される
。この形成は堆積によることが好ましい。当業者は、ポ
リシリコン層14がここで説明する局所的酸化のための
バッファのIQ目を果たすことを理解するだろう。窒化
物層16がポリシリコン層14の上に形成される。窒化
物層16は、この実施例ではCVDによって形成される
が、他の周知の方法を採用してもよい。ついで、酸化物
層18を窒化物層16の上に形成する。この形成はCV
Dによって行うのが好ましい。
酸化物@18の形成に続き、フォトレジスト・マスク2
0をその上に形成する。フォトレジスト・マスク20の
形成には、当業者に周知の方法によるフォトレジスト層
のパターン形成が含まれる。
第2図に示すように、マスク20は、酸化物層18およ
び窒化物層16を貫通してポリシリコン層14のところ
で止まる開口部22を形成するのに使用する。開口部2
2は反応性イオン・エツチングによって形成する。いっ
たん開口部22が形成されたなら、フォトレジスト・マ
スク20は標準的なフォトレジスト除去剤によって除去
する。
第3図に示すように、誘電体スペーサ24が開口部22
の中に形成される。スペーサ24は本実施例では酸化物
によって構成されているが、窒化物または酸化窒化物を
採用してもよい。酸化物スペーサ24を形成するには、
CVDまたはPECDのいずれかにより酸化物層(図示
せず)を堆積させ、ついで酸化物層に反応性イオン・エ
ツチングを施して酸化物スペーサ24を形成する。この
酸化物スペーサのエツチングはポリシリコン層14のと
ころで止まると解釈すべきでおる。スペーサ24によっ
て、開口部22の幅の自己整合による縮小が可能である
。ここで理解すべきことは、スペーサ24を使用するこ
とによって、従来の光蝕刻法技術を用いて得られるより
開口部22の幅を小さくできることでおる。ざらにスペ
ーサ24の幅を各種の用途に応じて変更できる。これに
よって構造のスケーラビリティ特性を強化している。
第4図は開口部22の下におけるトレンチの形成を示し
たものである。反応性イオン・エツチングを使用してト
レンチ26を形成する。図に示すように、トレンチ26
は基板10まで達している。
トレンチ26の幅は対応する開口部22およびこの中で
堆積されたスペーサ24の幅によって決定される。
第1図〜第4図はほぼ同じ幅の一連のトレンチ26を示
しているが、本発明は第5図に示すように幅が変化する
トレンチ26を有する構造でも使用できると解釈すべき
である。
第6図に示すように、トレンチ26を形成した後、トレ
ンチの浄化を行う。本実施例では、反応性イオン・エツ
チングによりトレンチ26内に残された横壁のパッシベ
ーション材料をフッ化水素酸の希釈液を用いて除去して
いる。トレンチ浄化剤はまた酸化物スペーサ24を除去
するのにも用いる。本実施例ではスペーサ24は完全に
除去されているが、部分的な除去も可能である。除去す
るスペーサ24の幅は浄化剤ならびに当該構造を採用す
る用途によって異なる。
スペーサ24が除去されるとその下に堆積されたポリシ
リコン層の部分が露出される。このため、トレンチ26
の横壁と窒化物層16の端部の間に自己整合によるオフ
セットが生じ、これが浅い誘電分離素子を形成するため
のマスクの役目を果たす。スペーサ24が窒化物または
酸化窒化物によって構成される場合には、それらをこの
時点で除去しないでおくと、後でこれが、ここで説明す
る浅い分離素子の形成中において横方向の侵入を最小限
に抑える働きをする。
第7図はトレンチ・ライナ28の形成を示したものでお
る。この実施例では、トレンチ・ライナ28はトレンチ
26の壁を熱酸化することによって形成される。
第8図に示すように、トレンチ・ライナ28の形成に続
いて、誘電材30が形成され、トレンチ・ライナ28の
厚みが増す。
トレンチ充填材32(第9図参照)を基板10に接触さ
せることが、この構造を採用する特定の用途において所
望される場合には、トレンチ26の低部からトレンチ・
ライナ28を除去してもよい。本実施例では、トレンチ
・ライナ28および誘電材30を、異方性反応イオン・
エツチングによって、トレンチ26の低部から除去して
いる。
いったんトレンチ・ライナ28および誘電材30がトレ
ンチ26の低部から除去されたなら、チャンネル・スト
ップ(図示せず)の選択的埋設を実行できる。これも、
当該構造を使用する用途に固有のものでおる。
第9図および第10図は、本発明においてトレンチ26
をトレンチ充填材32で充填する2つの異なる実施例を
示したものである。これらの実施例では、トレンチ充填
材32はポリシリコンによって構成され、これはLPG
VDまたは選択的ポリシリコン成長(SPG)によって
形成することができる。LPGVDを使用してポリシリ
コン・トレンチ充填材32を形成する場合には、犠牲材
層およびRIE平坦化エッチバックを採用してトレンチ
充填材32を平坦化する必要があるがもじれない。SP
Gを採用する場合には、平坦化エッチバックは不要であ
る。トレンチ充填材の上部が基板10の上部表面と同一
表面上になるようにするのが好ましい。
ポリシリコン・トレンチ充填材32を形成し、必要に応
じてエッチバック平坦化を施した後、酸化物層18を除
去して第11図に示すように窒化物層16を露出する。
本実施例では、酸化物層1Bは、フッ化水素酸の希釈液
を用いるウェット・エツチングによって除去されている
が、反応性イオン・エツチングまたは各種のエツチング
を組み合わせて使用してもよい。酸化物層18を除去す
る他に、このエツチングにより、トレンチ・ライナ28
の一部をはじめ、ポリシリコン層14の上に突出してい
る、誘電材30の形成の結果として生じたスペーサを除
去する。ここでも理解すべきことは、スペーサ24が酸
化物によって構成され、これが早期に除去されていない
場合には、この時点で除去しても構わないということで
ある。
いったん酸化物のエツチングが行われたなら、本実施例
では、酸化物によって構成される誘電体キャップ34が
第12図に示すようにポリシリコン・トレンチ充填材3
2の上に形成される。酸化物キャップ34はトレンチ・
ライナ28と結合して、実質的にポリシリコン・トレン
チ充填材32を密封する。酸化物キャップ34はポリシ
リコン・トレンチ充填材32を熱酸化することによって
形成され、ここで説明する窒化物層16のマスクなし反
応性イオン・エツチングに耐えられるほど十分な厚みが
なければならない。また、ポリシリコン層14の露出し
た端部も熱酸化しなければならない。理解すべきことは
、酸化物キャップ34の形成は強制的なものではないこ
とである。
第13図はマスク36の形成を示したものである。これ
を形成するには、構造の上にフォトレジスト層を形成し
、ついで当業者には周知の方法でパターン形成を行う。
第14図に示すように、開口部38がマスク36を用い
て窒化物層16内に形成される。いったん開口部38が
反応性イオン・エツチングなどの方法で形成されたなら
、マスク36を除去する。
当業者は、これで選択的チャンネル・ストップ(図示せ
ず)を、開口部38の下の基板10内に当業者に周知の
方法で形成できることを理解するであろう。開口部38
によって、ここで説明する浅い分離素子を形成すること
ができる。
いったん開口部38が形成されたなら、ポリバッファL
OCO3II化(シリコン基板の選択的酸化)が、開口
部38内、および開口部22の形成中に窒化物層16が
最初に除去された領域内で発生して、一連の浅い分離を
形成する。40Aなどの浅い分離素子を複数のトレンチ
間に形成することができ、または第15図に示すように
別個に限定された独立した浅い分離素子40Bとして形
成することもできる。また、1つのトレンチの上に浅い
分離素子40Cを形成することも可能でおる。
第16図は、幅の変化するトレンチを有する本発明の他
の実施例における浅い分離素子の形成を示したものでお
る。
トレンチ分離素子上に形成された浅い分離素子40Cに
よる活性領域への浸入は、フォトレジスト・マスク20
によって限定された開口部22(第2図参照)内にある
窒化物層16の端部に自己整合される。この結果、侵入
で必要とする比例領域が少なくなり、構造のスケーラビ
リティ特性が増加した。
第17図および第18図は、活性素子形成以前の半導体
構造の一部について、2つの実施例の断面図を大きく拡
大したものである。いったん浅い分離素子40が形成さ
れたなら、活性領域のはぎ取りが実行される。このはぎ
取りには、活性領域上に堆積された他の好ましくない材
料をはじめ、窒化物層16、ポリシリコン層14および
熱酸化物層12を除去するためのウェット・エツチング
の使用が含まれる。
ここで理解すべきことは、本発明は複数の技術と適合性
があり、高性能集積回路で採用できることである。第1
7図において、複数のトレンチの上およびその間に堆積
された40Cおよび40Aによって構成される複合的な
浅い分離素子40は、バイポーラ・タブ内分離に対し理
想的に適合しており、一方浅い分離素子40BはMOS
ウェル内分内分上びバイポーラ・タブ内分離に理想的に
適合している。1つのトレンチの上に堆積された浅い分
離素子40Gは、メモリ用途およびCMOSウェル内分
離などで採用されているものなど、高密度に充填された
バイポーラ活性領域に対して理想的に適している。
第18図で、幅が変化しているトレンチの上に堆積され
た浅い分離素子40Gは、目的とする個々の用途に合わ
せることができる。これら可変幅のトレンチは設計上の
フレキシビリティを高めることができる。
CMOSウェル内分離を最適化するため、マスク36(
第13図参照)を採用して、1つの可変幅トレンチの上
ならびにその端部を越えて伸びるように浅い分離素子を
形成することができる。
BIMO3用途では、これによって、バイポーラ領域内
の浅い分離素子とMO3領域内の浅い分離素子の間に位
置ずれを生じる。
【図面の簡単な説明】
第1図〜第16図は、加工中の半導体構造の一部の断面
図を大きく拡大したものでおる。 第17図〜第18図は、活性素子の形成以前の半導体構
造の一部の断面図を大きく拡大したものでおる。 10・・・基板、 12・・・薄い熱酸化物層、 14・・・ポリシリコン層、 16・・・窒化物層、 18・・・酸化物層、 20・ ・ 22・ ・ 24・ ・ 26・ ・ 28・ ・ 30・ ・ 32・ ・ 34・ ・ 36・ ・ 38・ ・ 40A。 ・フォトレジスト・マスク、 ・開口部、 ・誘電体スペーサ、 ・トレンチ、 ・トレンチ・ライナ、 ・誘電材、 ・トレンチ充填材、 ・誘電体キャップ、 ・マスク、 ・開口部、 40B、40C・・・浅い分離素子。

Claims (2)

    【特許請求の範囲】
  1. (1)半導体構造の製法であって: 半導体基板を設ける段階; 前記基板の上に熱酸化物層を形成する段階;前記熱酸化
    物層の上に多結晶半導体層を形成する段階; 前記多結晶半導体層の上に第1誘電体層を形成する段階
    ; 前記第1誘電体層の上に第1マスクを形成し、前記第1
    マスクを使用して前記第1誘電体層内に少なくとも1つ
    の開口部を形成する段階であって、前記少なくとも1つ
    の開口部が前記多結晶半導体まで達する、ところの段階
    ; 前記少なくとも1つの開口部内に誘電体スペーサを形成
    する段階; 前記少なくとも1つの開口部の下の前記基板内にトレン
    チを形成する段階であって、前記誘電体スペーサにより
    前記トレンチの幅の自己整合による縮小が生じる、とこ
    ろの段階; 前記トレンチおよび前記少なくとも1つの開口部内に誘
    電体トレンチ・ライナを形成する段階;前記トレンチを
    多結晶半導体材料で充填する段階;ならびに 前記の充填したトレンチの上に浅い誘電体分離素子を形
    成する段階; によって構成されることを特徴とする半導体構造の製法
  2. (2)半導体構造の製法であって: 半導体基板を設ける段階; 前記基板の上に熱酸化物層を形成する段階;前記熱酸化
    物層の上にポリシリコン層を形成する段階; 前記ポリシリコン層の上に窒化物層を形成する段階; 前記窒化物層の上に酸化物層を形成する段階;前記酸化
    物層の上に第1マスクを形成し、前記第1マスクを用い
    て前記ポリシリコン層まで達する複数の開口部を形成す
    る段階; 前記複数の開口部内に誘電体スペーサを形成する段階; 前記複数の開口部の下の前記基板内にトレンチを形成す
    る段階であって、前記誘電体スペーサにより前記トレン
    チ幅の自己整合による縮小が生じる、ところの段階; 前記誘電体スペーサを除去して前記ポリシリコン層を露
    出させ、前記トレンチの横壁と前記窒化物層の端部との
    間に自己整合によるオフセットを作る段階; 前記複数のトレンチ内に誘電体トレンチ・ライナを形成
    する段階; 前記複数のトレンチにポリシリコンを充填して、前記複
    数のトレンチ内の前記ポリシリコンが前記基板と実質的
    に同一平面になるようにする段階;前記酸化物層を除去
    して、前記窒化物層を露出させる段階; 前記窒化物層の上に第2マスクを形成し、前記第2マス
    クを使用して前記窒化物層内に分離素子用開口部を形成
    する段階;ならびに 前記分離素子用開口部内に、および前記複数の開口部の
    形成中に窒化物層が除去された領域内に、浅い分離素子
    を形成する段階であって、前記自己整合によるオフセッ
    トが、その間に形成される前記酸化分離素子の侵入を抑
    える役目を果たす、ところの段階; によって構成されることを特徴とする半導体構造の製法
JP2290954A 1989-11-03 1990-10-30 半導体構造の製法 Pending JPH03155151A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/431,420 US4994406A (en) 1989-11-03 1989-11-03 Method of fabricating semiconductor devices having deep and shallow isolation structures
US431,420 1989-11-03

Publications (1)

Publication Number Publication Date
JPH03155151A true JPH03155151A (ja) 1991-07-03

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ID=23711873

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Application Number Title Priority Date Filing Date
JP2290954A Pending JPH03155151A (ja) 1989-11-03 1990-10-30 半導体構造の製法

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US (1) US4994406A (ja)
EP (1) EP0425965A3 (ja)
JP (1) JPH03155151A (ja)
SG (1) SG46368A1 (ja)

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