JPS60161632A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は高集積化を図った半導体装置、特に素子間分離
のアイソレーションの微細化と平面の平坦化を図って高
集積化を達成した半導体装置およびその製造方法に関す
るものである。

〔背景技術〕

一般に半導体装置において、隣合った素子間を分離する
ためのアイソレーション領域は、その集積度、特性の点
から微細であることが好ましい。

そこで、最近のアイソレーション構造では、従来からの
選択酸化法（ＬＯＣＯ８法）による酸化膜構造に代えて
、反応性イオンエツチング（ＲＩＥ）法等のサイドエッ
チ量の少ないエツチング法によって半導体基体に溝を形
成し、この溝内へポリシリコン（多結晶シリコン）等の
誘電体を絶縁状態に埋設するという新たな誘電体分離構
造が提案さ、れてきている（特願昭５７−１１９７８３
号）０この技術のアイソレーション構造は、第１図に示
すように、半導体基体１の素子領域２．３間に溝を形成
した上で溝内に絶縁膜４を形成し、この内部−ポリシリ
コン５を充填した上で絶縁Ｂａｓ。

７を形成する構造である。８伏配線である。しかし、実
際には配線８と半導体基体１との間の静電容量を低減す
ること、および配線８とポリシリコン５との短絡を防止
するために、前記構造は第２図のように、ポリシリコン
５の上下の絶縁膜（シリコン酸化膜）４ａ、６ａとを厚
くすることが好ましい。ただし、この場合においても、
素子領域２．３上の絶縁膜７は薄く保つことが素子特性
上重要である。溝の上部にはテーパ部９を設けることで
、結晶欠陥の発生が抑制できる。

このようなアイツレｉジョン構造を実現する方法として
、次に第３図に示す技術が考えられる。

即ち、第３図囚のように、シリコン基体１に溝を形成す
るだめのマスクとして素子領域２．３上のシリコン酸化
膜７上に形成した窒化シリコン膜１０を用いる。更に溝
をエツチングした後この窒化シリコン膜１０を選択酸化
のマスクとして溝の内壁を熱酸化し、厚いシリコン酸化
＆！４ａを形成する。次いで、同図（ロ）のように窒化
シリコン膜１０を除去した後、新しい窒化シリコン膜１
１を形成し、ポリシリコン膜を厚く形成した後ニップバ
ックし、溝内にのみポリシリコン５を残す。その上で、
同図０のように熱酸化を行なえは、窒化シリコン膜１１
がマスクとなり、溝内のポリシリコン５の上面にのみ厚
いシリコン酸化膜６ａが形成される。その後、厚い酸化
９６ａをマスクにし°て窒化シリコン族１１をエツチン
グし、前記第２図に示したアイソレーション構造を得る
ことができる。

ここで窒化シリコン膜１０を除去し窒化シリコン膜１１
を形成し直す０本発明者によれば、第３図囚の状態でポ
リシリコン５を形成すると、溝の口の部分が窒化シリコ
ン膜１０でくびれて込るため、第４図に示すような空洞
を発生させてしまう＠このままでは、ポリシリコンをエ
ッチパックシタ時に仁の空洞が露出し、表面の平坦性が
大きく損なわれる。

しかしながら、本発明者が前述の工程によって形成され
た第３図（Ｑのアイソレーション構造について検討した
ところ、次の問題を発見した。第２図と較べて素子領域
２．３上の酸化膜７と溝内ポリシリコン５の上の酸化膜
６ａとが連続しておらず、これらの間の窒化シリコン膜
１１の端部が凹み１２となっている。このため、この上
層に形成する配線（例えば配線８）等における段切れ、
＊摘記線間のショートを生じ、装置としての信頼性の低
下を生ずると共に、一方では凹部１２からポリシリコン
５が露呈されて短絡事故が生じ易くなる。

〔発明の目的〕

本発明の目的は、アイソレーション部位における凹部の
発生を防止して半導体装置の平坦化を図り、これにより
上層に形成する膜の信頼性と共に装置全体の信頼性を向
上することができ、かつ合わせて装置の高集積化金達成
することのできる半導体装置紮提供することにある。

また本発明の他の目的は、前記平坦化および高集積化を
向上した容易な半導体装置の製造方法を提供することに
ある。

本発明の前記ならび竺そのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、アイソレーションの溝内には窒化シリコン膜
を形成することなくシリコン酸化膜とポリシリコンとを
溝内に埋設する構成とすることにより、窒化シリコン膜
が原因とされた凹部の発生を防止し、これにより平坦化
および高集積化を達成する。

また、選択酸化のマスクとしての窒化シリコン膜上にシ
リコン酸化膜をマスクとして形成し、少なくとも形成し
た溝内にポリシリコンを充填させる前までにこの窒化シ
リコン膜を溝上から退避させるように前記マスクを用い
てエツチングすることにより、所望の選択酸化を可能に
する一方で良好なポリシリコンの充填を実現し、これに
より平坦性、集積性に優′れた半導体装置の製造を可能
にするものである。

〔実施例１〕 第５図四〜０は本発明をＮＰＮ）ランジスタを含むバイ
ボー２型半導体装置に適用した例であシ、以下工程順に
説明する〇 先ず、第５図囚において、Ｐ型シリコン基板２１の一主
面に常法によｐＮ−エピタキシャル成長シリコン半導体
層２２を成長させる。この際、基板２１の埋込層２３を
形成すべき部分に予めアンチモンを拡散しておくことに
よシ半導体層２２との界面にＮ　Ｍ埋込湘２３を形成し
ておく。その上で、半導体層２２０表面に約１０１００
ｎ度の厚さのシリコン酸化膜２５を形成し、化学気相成
長技術（ＣＶＤ）法により、約７０ｎｍ程度の窒化シリ
コン膜２６、約２００　ｎｍ程度の厚さのシリコン酸化
膜２７を形成する。

次に、第５図の）のように通常のホトリソグラフィ技術
によってアイソレーション用溝の部分のみ開口されたホ
トレジスト膜２８をマスクとして前記ＣＶＤシリコン酸
化膜２７を略垂直にエツチング加工する０この加工には
、サイドエッチが殆んど生じない異方性の反応性イオン
エツチング（以下、ドライエツチングと称するものとし
ては、このＲＩＥ法が適切である）が好適である。その
上で、これをマスクにして露呈している窒化シリコン膜
２６をエツチングする。このとき、エツチングは同時に
横方向にも約５００　ｎｍ程度進むようにする。このエ
ツチング方法としては、約１７０℃に加熱したシん酸を
使用したウェットエツチング法が採用される。

次いで、第５図（Ｑのように前記ＣＶＤシリコン酸化膜
２７をマスクにしてシリコン酸化膜２５をドライエツチ
ングする。そして、ヒドラジン等を用いて露呈されたＮ
−エピタキシャル層２２の一部をエツチングし、形成す
る予定の溝の上端部相当位置にテーパ部２９を形成して
応力集中等が原因とされる結晶欠陥の発生を未然に防止
する。その上で、Ｎ−エピタキシャル層２２、Ｎ＋型埋
込層２３、シリコン基板２１にかけてドライエツチング
を行ない、溝３０を形成する。

次に、第５図（６）のように溝３０の露呈されている表
面（内面）に熱酸化法によシリコン酸化膜３１を形成し
、続いてボロンイオンをイオン打込みする◇このとき、
溝３０以外の部分ではＣＶＤシリコン酸化膜２７がマス
クとして機能するために、ボロンイオンは溝３０の底部
内にのみ打込まれ、これによシ溝３０の底のシリコン基
板２１の一部にＰｉ領域２４が形成されてチャネルスト
ッパとして機能される。

次いで、第５図（ト）のように、ＣＶＤシリコン酸化膜
２７およびシリコン酸化膜３１をＨＦ水溶液等により除
去してから熱酸化を行ない、窒化シリコン膜２６をマス
クに溝３０の底部、側面、上端部に５００ｎｍ程度の厚
さのシリコン酸化膜３２を新たに形成する。その後、ポ
リシリコン膜３３を溝３０の幅の２倍程度の膜厚だけＣ
ＶＤ法によシ全面に形成する。そして、第５図（ト）の
ように、前記ポリシリコン膜３３を窒化シリコン膜２６
が露出するところまでドライエツチング（エッチバック
）シ、溝３０の中にのみポリシリコン３４を残す０更に
、熱酸化を行なえば、窒化シリコン膜２６がマスクとな
りポリシリコン３４の」二面にシリコン酸化膜３５が形
成される。このシリコン酸化膜３５は約４００　ｎｍの
厚さが適切であシ、またこの酸化膜３５が前記酸化膜３
２と融合するよう１１００℃程度が適切である。

したがって、以上の工程後に窒化シリコン換２６をエツ
チング除去すれば溝型アイソレージ１ンが完成される０
その後、第５図Ωのように、常法のバイポーラＮＰＮ）
ランジスタ製造技術を用いてＮ　エピタキシャル層２２
の中にコレクタ引＋ 上けＮ　型領域３６、ベースＰ型領域３７、エミッタＮ
＋型領域３８、パッシベーション酸化膜３９を形成し、
更にアルミニウム配線４０を形成すれば、ＮＰＮ）、７
ンジスタを完成できる０以上説明した実施例によれば、
第５図（ト）における横方向のエツチング工程により、
窒化シリコン膜２６が溝３０よシも後退しているので、
第５図（ト）においてポリシリコン膜３３を積層すると
きに、第４図のように構３０の口の部分がくびれること
はなく、空洞が生ずることなく均一にポリシリコン膜３
３を形成することができる。また、第５図（ト）におい
て、溝３６内のポリシリコン３４の上部を酸化したとき
形成されるシリコン酸化膜３５は溝壁のシリコン酸化膜
３２と融合し、第３図（Ｑのように溝の周囲に凹部を発
生させることはなく、表面の平坦化を進める利点がある
。

ここで、窯化シリコン膜２６の膜厚は、第５図［Ｆ］に
おける溝列ポリシリコン３４上のシリコン酸化膜３５の
形成時における選択酸化用マスクとして機能する限り薄
くてもよく、本例では約３０ｎｍまで薄くできる。この
膜厚は１１００ｎ以上だと第５図（ト）でのシリコン酸
化膜３２の形成において結晶欠陥が発生することが知ら
れておシ、本発明では容易にこの条件を満たすことがで
きる。これは、第５図（ＱでのＮ−エピタキシャル層２
２のドライエツチングでＣＶＤシリコン酸化膜２７がマ
スクとして働き窒化シリコン膜２６がエツチングされな
いためである。

更に第５図（ト）におけるボロンイオン打込みに際して
、十分に厚いＣＶＤシリコン酸化膜２７がマスクになる
ので、窒化シリコン膜２６が薄くてもボロ／イオンがＮ
　エピタキシャル層２２へ打ち　′込まれることはない
。

〔実施例２〕 第６図囚〜（ト）は本発明の他の実施例を示し、前例と
同様にＮＰＮ）９ンジスタを含むバイポーラ型半導体装
置に用いるアイソレーション構造を形成する例である・ 先ず、前例と同様にして第５図囚の構造の半導体基体を
形成する。次いで、第６図（４）のように通常のホトリ
ックジフィ技術によってアイソレージロン溝に相当する
部分のみ開口されたホトレジスト膜５０をマス゛りとし
てＣＶＤシリコン酸化膜２７をエツチングする。ここで
、約５００ｎｍ程度横方向にエツチングが進むようにす
るが、このようなエツチング方法としては、ＨＦ水溶液
などによるエツチング工程 トレジスト膜５０をマスクにして窒化シリコン膜２６を
、更にこの窒化シリコン膜２６をマスクにしてシリコン
酸化膜２５を夫々ドライエツチング（ＲＩＥ）法により
エツチングし、開口する。このとき両膜を同時にエツチ
ングしてもよい。

次に、第６図（６）のように前記ホトレジスト膜５０を
除去した後、露出しているＮ″′″エピタキシャル層２
２の一部をヒドラジン等によシエッチングしてテーパ部
を形成する。続いて、前記ＣＶＤシリコン酸化膜２７と
窒化シリコン膜２６とをマスクにＮ−エピタキシャル層
２２、Ｎ＋型埋込層２３、基板２１にわたってドライエ
ツチングし、溝５１を形成する。ここで、シリコン層の
エツチング速度を窒化シリコン族２６のエツチング速度
より十分大きくシ、同図のように窒化シリコン膜２６の
端部５２が残るようにする。もっとも、この場合１第６
図（Ｑのように窒化シリコン膜２６も同時にエツチング
してもよい。

しかる上で、第６図（ハ）のようにボロンイオンの打込
みによシチャネルストッパ５３を形成してから熱酸化を
行ない窒化シリコン膜２６をマスクにして溝５１の内面
に酸化膜５４を形成する０そして、第６図（６）のよう
にＣＶＤシリコン酸化Ｍ２７をマスクに窒化シリコン膜
２６の端部５２をエツチング除去し、更にＣＶＤシリコ
ン酸化膜２７をエツチング除去しかつポリシリコン膜３
３を積層すると第５図（ト）と同一の構造になる。以下
、前例と同様の工程によシアイソレーション構造が完成
できる。

本実施例においても前例と同様に溝内に窒化シリコン膜
の存在しないアイソレーション構造が得られ、これによ
シ凹部の発生を防止して平坦化を達成し、かつ高集積化
が達成できる。

〔効果〕

（１）溝内に窒化シリコン膜を残すことなくアイソレー
ション構造を構成できるので、窒化シリコン膜が原因と
される凹部の発生が防止でき、これにより基板表面の平
坦化が達成できる。

（２）　凹部の発生が防止できるので、上層に形成する
例えば配線層等の段切れ、ショートが防止でき、また溝
内ポリシリコンの露呈による短絡等の事故を防止し、半
導体装置の信頼性を向上できる。

（３）溝内へのポリシリコンの埋設前に窒化シリコン膜
の端部を溝上から後退させているので、ポリシリコン内
に空洞が生じることはなく、平坦化が害されることはな
い。

（４）窒化シリコン膜の端部を選択エッチして溝上から
後退させているので、窒化シリコン膜を新たに形成し直
す必要はなく工程の省略および材料の無駄を防止できる
。

（５）溝形成用としてのマスク全窒化シリコン膜端部の
エツチング用マスクとして利用できるので、工程の省略
化、容易化を更に促進できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、壽や６膜の
エツチング方法は適宜変更できる。また、溝は深さや幅
によってはテーバ部を設けなくともよい。更に、溝内に
はポリシリコン以外のものを埋設してもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ屋半導体
装置に適用した場合について説明パしたが、それに限定
されるものではなく、たとえばＭＯ８型半導体装置にも
適用できる。

【図面の簡単な説明】

第１図はアイソレーション構造構造の概念的な断面図、 Ｍ２図は実用的なアイソレーション構造の断面図、 第３図（ト）〜０は従来の製造工程を説明するための断
面工程図およびその完成断面図、 第４図は従来工程における不具合を説明する断面図、 第５図（４）〜（Ｑは本発明方法の製造工程を説明する
ための断面工程図および完成断面図、８６図（４）〜（
ト）は本発明の他の実施例方法の製造工程を説明するた
めの工程一部の断面図である◇２１・・・ＰＷシリコン
基板、２２・・・エビクキシャル成長シリコン半導体層
、２３・・・埋込層、２５・・・シリコン酸化膜、２６
・・・窒化シリコン膜、２７・・・ＣＶＤシリコン酸化
膜、２８・・・ホトレジストｊ換、３０・・・溝、３１
・・・シリコン酸化膜、３２・°°シリコン酸化膜、３
３・・・ポリシリコン膜、３４・・・ポリシリコン、３
５・・・シリコン酸化膜、５０・・・ホトレジスト膜、
５１・・・溝、５２・・・端部、５３・・・チャネルス
トッパ。 第　１　図 第　２　図 第　３　図（Ａ） 第　３　図（Ｂ、） 第　３　図（ｃ） 第　４　図 第　５　図（Ａ） 第　５　図（Ｃ） 第　５　図（Ｄ） 第　５　図（ＩＪン 第　５　図（Ｆ） 第　５　図（Ｇ） 第　６　図ＣＡ） 第　６　図（３） 第　６　図（Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に溝を形成しこの溝内に絶縁物や誘電体
   を埋設してアイソレーション構造を構成してなる半導体
   装置において、前記溝内には窒化膜を形成することなく
   溝内面の酸化膜とこの酸化膜内に充填した誘電体とをの
   み埋設したことを特徴とする半導体装置。 ２、　シリコン基板に溝を形成し、溝内表面にシリコン
   酸化膜を形成すると共にポリシリコンをその内部に充填
   してなる特許請求の範囲第１項記載の半導体装置◇ ３、ポリシリコンの上面を酸化して得られたシリコン酸
   化膜を溝内面のシリコン酸化膜と融合させてなる特許請
   求の範囲第２項記載の半導体装置。 ４、半導体表面に選択酸化マスク用の窒化膜を形成した
   後に溝を形成し、溝内面を選択酸化した上で溝内に誘電
   体を充填してなる半導体装置の製造に際し、少なくとも
   誘電体の充填前までに前記窒化膜の溝側端部を隣から退
   避されるようにエツチング除去することを特徴とする半
   導体装置の製造方法０ ５、窒化膜上に酸化膜をパターン形成し、この酸化膜を
   溝形成時のマスクとして使用すると共に窒化膜の端部の
   エツチングマスクとして使用してなる特許請求の範囲第
   ４項記載の半導体装置の製造方法０ ６、窒化膜の端部を溝内面の酸化前にエツチングしてな
   る特許請求の範囲第４項又は第５項記載の半導体装置の
   製造方法。