JPS6212660B2 - - Google Patents
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- JPS6212660B2 JPS6212660B2 JP55127987A JP12798780A JPS6212660B2 JP S6212660 B2 JPS6212660 B2 JP S6212660B2 JP 55127987 A JP55127987 A JP 55127987A JP 12798780 A JP12798780 A JP 12798780A JP S6212660 B2 JPS6212660 B2 JP S6212660B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
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- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の絶縁分離方法に関
し、詳しくは、Siをエツチすることによつて形成
された溝中に絶縁物を介して誘電体等の材料を埋
込み、素子間の絶縁分離（アイソレーシヨン）を
行なう方法に関する。
し、詳しくは、Siをエツチすることによつて形成
された溝中に絶縁物を介して誘電体等の材料を埋
込み、素子間の絶縁分離（アイソレーシヨン）を
行なう方法に関する。
各種半導体集積回路の集積度の向上にともなつ
て、従来、各素子のアイソレーシヨンに最も一般
的に行なわれた接合分離では、所要面積が大き
い、寄生容量が大きい等の問題が生じている。そ
のため、断面形状がＶ字型やＵ字型の溝を基板に
形成し、この溝中に誘電体を充填してアイソレー
シヨンを行なう方法が提案されている。
て、従来、各素子のアイソレーシヨンに最も一般
的に行なわれた接合分離では、所要面積が大き
い、寄生容量が大きい等の問題が生じている。そ
のため、断面形状がＶ字型やＵ字型の溝を基板に
形成し、この溝中に誘電体を充填してアイソレー
シヨンを行なう方法が提案されている。
これらのアイソレーシヨン法は一般にＵ型アイ
ソレーシヨンとよばれるが、従来の方法では、Ｖ
字型の溝の場合、溝の巾を余り狭く出来ない欠点
があり、一方、Ｕ字型の溝の場合、溝の上面を平
坦化するために行なわれるエツチングの制御が難
しく、溝の端部に急しゆんな段差を生じ平坦化が
難しいという欠点があつた。
ソレーシヨンとよばれるが、従来の方法では、Ｖ
字型の溝の場合、溝の巾を余り狭く出来ない欠点
があり、一方、Ｕ字型の溝の場合、溝の上面を平
坦化するために行なわれるエツチングの制御が難
しく、溝の端部に急しゆんな段差を生じ平坦化が
難しいという欠点があつた。
本発明は従来のＵ型アイソレーシヨンの有する
このような問題を解決するために行なわれたもの
で、溝の断面形状を、上部では傾きを緩くし、溝
の下部では傾きを急にし、かつ、溝内に選択的に
厚いSiO2膜を形成することによつて、狭いアイ
ソレーシヨン間隔で良好な電気的特性と良好な形
状を得るものである。
このような問題を解決するために行なわれたもの
で、溝の断面形状を、上部では傾きを緩くし、溝
の下部では傾きを急にし、かつ、溝内に選択的に
厚いSiO2膜を形成することによつて、狭いアイ
ソレーシヨン間隔で良好な電気的特性と良好な形
状を得るものである。
以下バイポーラ集積回路の製造に関する実施例
を用いて、本発明を詳細に説明する。
を用いて、本発明を詳細に説明する。
まず、第１図に示すように、面方位（100）の
Si基板１の表面に、周知の方法によつてコレクタ
埋込層２を設け、その上にトランジスタの能動部
分となるSiエピタキシヤル層３を形成した後、そ
の表面を熱酸化してSiO2膜４を形成し、さらに
その上に、周知のCVD法によつてSi3N4膜５を形
成した。
Si基板１の表面に、周知の方法によつてコレクタ
埋込層２を設け、その上にトランジスタの能動部
分となるSiエピタキシヤル層３を形成した後、そ
の表面を熱酸化してSiO2膜４を形成し、さらに
その上に、周知のCVD法によつてSi3N4膜５を形
成した。
次に通常のホトエツチング法を用いてSi3N4膜
５をパターニングした後、露出されたSiO2膜を
オーバーエツチして、第２図に示すように、
Si3N4のひさし６を形成する。この時のSiO2膜４
のサイドエツチ量はほぼ0.3〜1.0μｍが適当であ
る。次に周知のアルカリ系異方性エツチング液を
用いてSiエピタキシヤル層３をエツチングする
と、SiO2膜４の端部７から斜めにエツチされ
る。この異方性エツチングは斜めの（111）面８
がひさし６の先端を越えるまで行なう必要があ
る。すなわち、SiO2膜４のサイドエツチ量をｄ
とすると、エツチ深さはｄ・tan55゜（＝1.43d）
以上となる（第２図）。
５をパターニングした後、露出されたSiO2膜を
オーバーエツチして、第２図に示すように、
Si3N4のひさし６を形成する。この時のSiO2膜４
のサイドエツチ量はほぼ0.3〜1.0μｍが適当であ
る。次に周知のアルカリ系異方性エツチング液を
用いてSiエピタキシヤル層３をエツチングする
と、SiO2膜４の端部７から斜めにエツチされ
る。この異方性エツチングは斜めの（111）面８
がひさし６の先端を越えるまで行なう必要があ
る。すなわち、SiO2膜４のサイドエツチ量をｄ
とすると、エツチ深さはｄ・tan55゜（＝1.43d）
以上となる（第２図）。
次に反応性スパツタエツチング法を用いて
Si3N4膜５をマスクに用いて埋込層２およびSi基
板１を第３図に示すようにエツチングし、コレク
タ埋込層２を突き抜けるように側面がほぼ垂直な
溝９を形成した。
Si3N4膜５をマスクに用いて埋込層２およびSi基
板１を第３図に示すようにエツチングし、コレク
タ埋込層２を突き抜けるように側面がほぼ垂直な
溝９を形成した。
次に、チヤネル発生防止の目的で埋込層２と反
対の導電性を持つ不純物を、イオン打込み法によ
つて溝９の底面に導入した。チツ素雰囲気中でア
ニールした後、Si3N4膜５をマスクに選択酸化を
行ない、第４図に示すように、溝内に厚いSiO2
膜１０（0.3〜1.0μｍ程度）を形成して溝の表面
を覆つた。マスクに用いた上記Si3N4膜５を除去
した後、再びSi3N4膜１１を全面に被着した。こ
のとき形成されたSi3N4膜１１は、後の酸化工程
での横方向への酸化の進行防止と結晶欠陥の発生
防止に効果があり好ましいが、無くてもアイソレ
ーシヨンを行なうことは可能であるため、Si3N4
１１の形成は省略することもできる。次に溝内に
多結晶Si１２を埋込み、露出部分を酸化してSiO2
膜１３を形成して第４図に示した構造のアイソレ
ーシヨンが形成された。
対の導電性を持つ不純物を、イオン打込み法によ
つて溝９の底面に導入した。チツ素雰囲気中でア
ニールした後、Si3N4膜５をマスクに選択酸化を
行ない、第４図に示すように、溝内に厚いSiO2
膜１０（0.3〜1.0μｍ程度）を形成して溝の表面
を覆つた。マスクに用いた上記Si3N4膜５を除去
した後、再びSi3N4膜１１を全面に被着した。こ
のとき形成されたSi3N4膜１１は、後の酸化工程
での横方向への酸化の進行防止と結晶欠陥の発生
防止に効果があり好ましいが、無くてもアイソレ
ーシヨンを行なうことは可能であるため、Si3N4
１１の形成は省略することもできる。次に溝内に
多結晶Si１２を埋込み、露出部分を酸化してSiO2
膜１３を形成して第４図に示した構造のアイソレ
ーシヨンが形成された。
第４図で明らかなように、多結晶Si１２の埋込
みが浅くなつても溝の傾斜が緩いので大きな断差
は発生しない。また、厚いSiO2膜１０を用いて
ベース領域やエミツタ領域の窓開けをセルフアラ
インメントで行なえるので微細加工に有利であ
る。
みが浅くなつても溝の傾斜が緩いので大きな断差
は発生しない。また、厚いSiO2膜１０を用いて
ベース領域やエミツタ領域の窓開けをセルフアラ
インメントで行なえるので微細加工に有利であ
る。
本実施例においてはSiの異方性エツチングとド
ライエツチングを組合せて本発明の目的を達して
いるが、エツチング条件を制御することによつて
ドライエツチングのみで実現することも可能であ
る。
ライエツチングを組合せて本発明の目的を達して
いるが、エツチング条件を制御することによつて
ドライエツチングのみで実現することも可能であ
る。
すなわち、第５図に示すように、エツチングマ
スクとして用いるSi3N4膜５のパターン端部にテ
ーパ１３を設けておき、エツチングの初期はSiと
Si3N4のエツチング速度比（Si／Si3N4）の大きな
条件（５以上）でエツチングを行ない、次にSi／
Si3N4の小さな条件（ほぼ１〜５）でエツチング
すると、Si3N4膜５がエツチされて次第に後退す
るため、溝の上部１４にSi3N4マスク５の後退に
よる緩やかな傾斜を形成することができる。
スクとして用いるSi3N4膜５のパターン端部にテ
ーパ１３を設けておき、エツチングの初期はSiと
Si3N4のエツチング速度比（Si／Si3N4）の大きな
条件（５以上）でエツチングを行ない、次にSi／
Si3N4の小さな条件（ほぼ１〜５）でエツチング
すると、Si3N4膜５がエツチされて次第に後退す
るため、溝の上部１４にSi3N4マスク５の後退に
よる緩やかな傾斜を形成することができる。
また、SiO2膜４のサイドエツチングと弗硝酸
によるSiエツチングを交互に行なうことによつて
多少段が生じるが任意の傾斜を持つた溝を形成す
ることができ、実用可能である。
によるSiエツチングを交互に行なうことによつて
多少段が生じるが任意の傾斜を持つた溝を形成す
ることができ、実用可能である。
上記実施例では溝内に多結晶Siを埋込んだ場合
を示したが、埋込材料としてはこれ以外にも、
SiO2、Si3N4等の誘電体あるいは高分子材料も使
用可能である。
を示したが、埋込材料としてはこれ以外にも、
SiO2、Si3N4等の誘電体あるいは高分子材料も使
用可能である。
第１図乃至第４図は本発明の一実施例を示す工
程図、第５図は本発明の他の実施例を示す断面図
である。 １…基板、２…埋込層、３…シリコンエピタキ
シヤル層、４，１０，１３…酸化シリコン膜、
５，１１…チツ化シリコン膜、１２…多結晶シリ
コン。
程図、第５図は本発明の他の実施例を示す断面図
である。 １…基板、２…埋込層、３…シリコンエピタキ
シヤル層、４，１０，１３…酸化シリコン膜、
５，１１…チツ化シリコン膜、１２…多結晶シリ
コン。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体集積回路の絶縁分離方
法。 (1) 半導体基板表面上に酸化シリコン膜およびチ
ツ化シリコン膜を積層して被着する工程。 (2) 上記チツ化シリコン膜の所望部分をエツチし
て除去する工程。 (3) 上記酸化シリコン膜の露出部分をエツチして
除去し、さらにオーバーエツチして上記チツ化
シリコン膜のひさしを形成する工程。 (4) 上記酸化シリコン膜をマスクに用いて上記半
導体基板を異方性エツチする工程。 (5) 上記チツ化シリコン膜をマスクに用いて上記
半導体基板をエツチし、壁面の傾斜が上端部と
他の部分では異なる溝を形成する工程。 (6) 上記溝の表面を酸化シリコン膜によつて覆う
工程。 (7) 上記チツ化シリコン膜を除去する工程。 (8) 上記溝内に多結晶シリコンを充填する工程。 (9) 上記多結晶シリコンの露出された部分を酸化
する工程。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798780A JPS5760851A (en) | 1980-09-17 | 1980-09-17 | Dielectric isolation of semiconductor integrated circuit |
| DE8181304255T DE3174468D1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| EP81304255A EP0048175B1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| US06/733,406 US4635090A (en) | 1980-09-17 | 1985-05-13 | Tapered groove IC isolation |
| US06/891,174 US5128743A (en) | 1980-09-17 | 1986-07-31 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798780A JPS5760851A (en) | 1980-09-17 | 1980-09-17 | Dielectric isolation of semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371488A Division JPS63313834A (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760851A JPS5760851A (en) | 1982-04-13 |
| JPS6212660B2 true JPS6212660B2 (ja) | 1987-03-19 |
Family
ID=14973638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12798780A Granted JPS5760851A (en) | 1980-09-17 | 1980-09-17 | Dielectric isolation of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187208A (ja) * | 2008-04-28 | 2008-08-14 | Sharp Corp | 半導体装置の製造方法 |
| WO2020090796A1 (ja) | 2018-10-29 | 2020-05-07 | 積水化学工業株式会社 | 窒化ホウ素ナノ材料、及び樹脂組成物 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206136A (ja) * | 1982-05-25 | 1983-12-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS5984435A (ja) * | 1982-11-04 | 1984-05-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその製造方法 |
| JPS59189626A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US4696095A (en) * | 1986-03-27 | 1987-09-29 | Advanced Micro Devices, Inc. | Process for isolation using self-aligned diffusion process |
| JPH07105436B2 (ja) * | 1986-07-18 | 1995-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0294445U (ja) * | 1989-01-12 | 1990-07-26 | ||
| JP2757919B2 (ja) * | 1989-03-03 | 1998-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP3252789B2 (ja) | 1998-04-03 | 2002-02-04 | 日本電気株式会社 | エッチング方法 |
| CN102361011B (zh) * | 2008-06-11 | 2016-06-22 | 美格纳半导体有限会社 | 形成半导体器件的栅极的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
-
1980
- 1980-09-17 JP JP12798780A patent/JPS5760851A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008187208A (ja) * | 2008-04-28 | 2008-08-14 | Sharp Corp | 半導体装置の製造方法 |
| WO2020090796A1 (ja) | 2018-10-29 | 2020-05-07 | 積水化学工業株式会社 | 窒化ホウ素ナノ材料、及び樹脂組成物 |
| KR20210087026A (ko) | 2018-10-29 | 2021-07-09 | 세키스이가가쿠 고교가부시키가이샤 | 질화붕소 나노 재료, 및 수지 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760851A (en) | 1982-04-13 |
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