JPH08340114A - 最小数のマスクによるトレンチｍｏｓゲート型装置 - Google Patents
最小数のマスクによるトレンチｍｏｓゲート型装置Info
- Publication number
- JPH08340114A JPH08340114A JP8132091A JP13209196A JPH08340114A JP H08340114 A JPH08340114 A JP H08340114A JP 8132091 A JP8132091 A JP 8132091A JP 13209196 A JP13209196 A JP 13209196A JP H08340114 A JPH08340114 A JP H08340114A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- semiconductor material
- conductivity type
- silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 28
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 69
- 239000004065 semiconductor Substances 0.000 claims description 66
- 239000010408 film Substances 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 16
- 210000000746 body region Anatomy 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 29
- 230000008569 process Effects 0.000 abstract description 22
- 150000002500 ions Chemical class 0.000 abstract description 7
- 238000002513 implantation Methods 0.000 abstract 1
- 210000002381 plasma Anatomy 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 9
- 239000007943 implant Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 125000001309 chloro group Chemical group Cl* 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- XMBWDFGMSWQBCA-UHFFFAOYSA-N hydrogen iodide Chemical compound I XMBWDFGMSWQBCA-UHFFFAOYSA-N 0.000 description 2
- 229910000043 hydrogen iodide Inorganic materials 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- 240000006240 Linum usitatissimum Species 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001636 atomic emission spectroscopy Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000000688 desorption electrospray ionisation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ２つのシリコンエッチを使用する非常に経済
的なプロセスによって製造される低電圧高電流ディスク
リート絶縁ゲート型電界効果トランジスタ及びその製造
方法を提供する。 【解決手段】 埋設されたポリシリコンゲート（１２
２）がトレンチ（１１８）の側壁に沿っての導通をゲー
ト動作する。チャンネルはエピタキシャル層（１１４）
の残留物によって与えられ、且つソース拡散部（１２
８）は種々の成長された酸化膜によってのみスクリーン
されるマスクされていないイオン注入によって与えられ
る。
的なプロセスによって製造される低電圧高電流ディスク
リート絶縁ゲート型電界効果トランジスタ及びその製造
方法を提供する。 【解決手段】 埋設されたポリシリコンゲート（１２
２）がトレンチ（１１８）の側壁に沿っての導通をゲー
ト動作する。チャンネルはエピタキシャル層（１１４）
の残留物によって与えられ、且つソース拡散部（１２
８）は種々の成長された酸化膜によってのみスクリーン
されるマスクされていないイオン注入によって与えられ
る。
Description
【０００１】
【発明の属する技術分野】本発明はパワートランジスタ
に関するものであって、更に詳細には、中程度の電圧に
おいてのみ動作する高電流ディスクリート絶縁ゲート型
電界効果トランジスタに関するものである。
に関するものであって、更に詳細には、中程度の電圧に
おいてのみ動作する高電流ディスクリート絶縁ゲート型
電界効果トランジスタに関するものである。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタはパ
ワー装置において益々一般的なものである。このような
トランジスタの優れた利点は、それが電圧制御型装置で
あり、制御回路及びアルゴリズムを簡単なものとさせる
ことを可能とさせることである。
ワー装置において益々一般的なものである。このような
トランジスタの優れた利点は、それが電圧制御型装置で
あり、制御回路及びアルゴリズムを簡単なものとさせる
ことを可能とさせることである。
【０００３】異なる適用場面ではトランジスタパラメー
タの異なる組合わせを必要とする。夫々の適用場面で
は、高いスダンドオフ電圧、低いオン抵抗、高速スイッ
チング（ターンオン、ターンオフ、又は両方）、高度に
誘導性の負荷の公差、プルアップ、プルダウン又は双方
向動作、良好な熱安定性、及び／又はブレークダウンか
らの効果的な回復、等を必要とする場合がある。
タの異なる組合わせを必要とする。夫々の適用場面で
は、高いスダンドオフ電圧、低いオン抵抗、高速スイッ
チング（ターンオン、ターンオフ、又は両方）、高度に
誘導性の負荷の公差、プルアップ、プルダウン又は双方
向動作、良好な熱安定性、及び／又はブレークダウンか
らの効果的な回復、等を必要とする場合がある。
【０００４】従って、種々の適用場面の必要性を満足さ
せるために種々の装置形態が使用されている。１つの種
類の装置はトレンチトランジスタであり、それは比較的
低い電圧（例えば、３０乃至１００Ｖｍａｘ）で動作す
る高電流密度装置に対して提案されたものである。トレ
ンチトランジスタ及びその製造方法について多数の特許
及び文献が発行されており、例えば、米国特許第４，３
９３，３９１号、第４，３４４，０８１号、第４，３４
５，２６５号、第４，４０２，００３号、第４，７９
１，４６２号、第４，８９３，１６０号、第４，８９
６，１９６号、第４，９１４，０５８号、第４，９２
９，９９１号、第４，９５２，９９２号、第４，９５
６，７００号、第４，９８３，５３５号、第５，０３
４，７８５号、等があり、それら全ては引用により本明
細書に導入する（パワーＦＥＴはより一般的に以下の文
献に記載されており、それら全ては引用により本明細書
に導入する。即ち、Ｂ．Ｅ． Ｔａｙｌｏｒ「パワーＭ
ＯＳＦＥＴ設計（Ｐｏｗｅｒ ＭＯＳＦＥＴ ＤＥＳＩ
ＧＮ）」 （１９９３）、Ｂ．Ｊ． Ｂａｌｉｇａ「最
近のパワー装置（ＭＯＤＥＲＮ ＰＯＷＥＲ ＤＥＶＩ
ＣＥＳ）」（１９８７）、Ｇｒａｎｔ及びＧｏｗａｒ
「パワーＭＯＳＦＥＴ：理論及び応用（ＰＯＷＥＲ Ｍ
ＯＳＦＥＴＳ： ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣ
ＡＴＩＯＮＳ）」（１９８９）、Ｅ． Ｏｘｎｅｒ「パ
ワーＦＥＴ及びその応用（ＰＯＷＥＲ ＦＥＴＳＡＮＤ
ＴＨＥＩＲ ＡＰＰＬＩＣＡＴＩＯＮＳ）」（１９８
２）等がある。
せるために種々の装置形態が使用されている。１つの種
類の装置はトレンチトランジスタであり、それは比較的
低い電圧（例えば、３０乃至１００Ｖｍａｘ）で動作す
る高電流密度装置に対して提案されたものである。トレ
ンチトランジスタ及びその製造方法について多数の特許
及び文献が発行されており、例えば、米国特許第４，３
９３，３９１号、第４，３４４，０８１号、第４，３４
５，２６５号、第４，４０２，００３号、第４，７９
１，４６２号、第４，８９３，１６０号、第４，８９
６，１９６号、第４，９１４，０５８号、第４，９２
９，９９１号、第４，９５２，９９２号、第４，９５
６，７００号、第４，９８３，５３５号、第５，０３
４，７８５号、等があり、それら全ては引用により本明
細書に導入する（パワーＦＥＴはより一般的に以下の文
献に記載されており、それら全ては引用により本明細書
に導入する。即ち、Ｂ．Ｅ． Ｔａｙｌｏｒ「パワーＭ
ＯＳＦＥＴ設計（Ｐｏｗｅｒ ＭＯＳＦＥＴ ＤＥＳＩ
ＧＮ）」 （１９９３）、Ｂ．Ｊ． Ｂａｌｉｇａ「最
近のパワー装置（ＭＯＤＥＲＮ ＰＯＷＥＲ ＤＥＶＩ
ＣＥＳ）」（１９８７）、Ｇｒａｎｔ及びＧｏｗａｒ
「パワーＭＯＳＦＥＴ：理論及び応用（ＰＯＷＥＲ Ｍ
ＯＳＦＥＴＳ： ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣ
ＡＴＩＯＮＳ）」（１９８９）、Ｅ． Ｏｘｎｅｒ「パ
ワーＦＥＴ及びその応用（ＰＯＷＥＲ ＦＥＴＳＡＮＤ
ＴＨＥＩＲ ＡＰＰＬＩＣＡＴＩＯＮＳ）」（１９８
２）等がある。
【０００５】
【発明が解決しようとする課題】本発明は、パワートレ
ンチトランジスタを製造する新たな方法及び構成体を提
供することを目的とする。
ンチトランジスタを製造する新たな方法及び構成体を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第一の側面によ
れば、２つのシリコンエッチを使用する非常に経済的な
プロセスによってトレンチトランジスタを製造する。本
発明の第二の側面によれば、単に１つのシリコンエッチ
が必要とされるに過ぎず、且つ１つの局所的酸化ステッ
プが省略されている。
れば、２つのシリコンエッチを使用する非常に経済的な
プロセスによってトレンチトランジスタを製造する。本
発明の第二の側面によれば、単に１つのシリコンエッチ
が必要とされるに過ぎず、且つ１つの局所的酸化ステッ
プが省略されている。
【０００７】本発明の第一実施例によれば、ＰとＮとＮ
＋とエピタキシャル又はイオン注入構成体を有する構造
で開始する。パターン形成した厚い酸化膜を形成した後
に、窒化膜層（その下側に酸化膜パッドを有している）
をパターン形成して深い本体位置を画定する。第一シリ
コンエッチが該窒化膜の下側にある程度のアンダーカッ
トを与え、且つ次いで窒化膜がＰ＋本体イオン注入に対
してのマスクを提供する。次いで、酸化及び窒化膜の除
去により爾後の２つのステップを自己整合的な態様で実
施することを可能とする。即ち、最初に、トレンチエッ
チを成長させた酸化膜のパターンよってマスクすること
が可能である。トレンチ内にゲート酸化膜を成長させ、
且つポリシリコンを付着形成し且つパターン形成した後
に、ソースのイオン注入も自己整合的なステップとして
実施することが可能である。このことは極めて経済的な
プロセスを提供し、それは全部で６個のマスクステップ
を使用するに過ぎないものとすることが可能である。
＋とエピタキシャル又はイオン注入構成体を有する構造
で開始する。パターン形成した厚い酸化膜を形成した後
に、窒化膜層（その下側に酸化膜パッドを有している）
をパターン形成して深い本体位置を画定する。第一シリ
コンエッチが該窒化膜の下側にある程度のアンダーカッ
トを与え、且つ次いで窒化膜がＰ＋本体イオン注入に対
してのマスクを提供する。次いで、酸化及び窒化膜の除
去により爾後の２つのステップを自己整合的な態様で実
施することを可能とする。即ち、最初に、トレンチエッ
チを成長させた酸化膜のパターンよってマスクすること
が可能である。トレンチ内にゲート酸化膜を成長させ、
且つポリシリコンを付着形成し且つパターン形成した後
に、ソースのイオン注入も自己整合的なステップとして
実施することが可能である。このことは極めて経済的な
プロセスを提供し、それは全部で６個のマスクステップ
を使用するに過ぎないものとすることが可能である。
【０００８】上述した実施例に対する変形例として、ト
レンチエッチに対して付加的マスクを使用する。このこ
とはコストを増加させるが、チャンネル長さの変動を減
少させる。更に別の変形例においては、厚い酸化膜のパ
ターン形成ステップを省略することが可能である。
レンチエッチに対して付加的マスクを使用する。このこ
とはコストを増加させるが、チャンネル長さの変動を減
少させる。更に別の変形例においては、厚い酸化膜のパ
ターン形成ステップを省略することが可能である。
【０００９】本発明の別の実施例によれば、単一のレジ
ストパターン形成ステップを使用してＬＯＣＯＳスタッ
ク（積層体）をパターン形成し且つトレンチエッチを実
施する。ソース及びチャンネル拡散部はトレンチエッチ
の前に形成し且つパターン形成することはない（従っ
て、これはＤＭＯＳプロセスではない）。トレンチエッ
チの後に、トレンチ側壁上にゲート酸化膜を形成し、次
いでポリシリコンをコンフォーマル即ち適合的に付着形
成し且つエッチングする。ポリシリコンエッチの期間は
それをトレンチから取除くのに充分に長いものではな
く、従って（表面におけるパターン形成したポリシリコ
ンラインに加えて）トレンチが走行する箇所においては
どこでもポリシリコンの埋設し且つ埋込んだメッシュが
走行する。酸化ステップが該ポリシコンの上に厚い酸化
膜を形成し、且つ次いでＬＯＣＯＳスタックを剥離して
Ｎ＋ソース拡散部を露出させる。パターン形成したシリ
コンエッチ及び注入物が深い本体拡散部を形成し、次い
でメタル（金属）を付着形成し且つパターン形成する。
ストパターン形成ステップを使用してＬＯＣＯＳスタッ
ク（積層体）をパターン形成し且つトレンチエッチを実
施する。ソース及びチャンネル拡散部はトレンチエッチ
の前に形成し且つパターン形成することはない（従っ
て、これはＤＭＯＳプロセスではない）。トレンチエッ
チの後に、トレンチ側壁上にゲート酸化膜を形成し、次
いでポリシリコンをコンフォーマル即ち適合的に付着形
成し且つエッチングする。ポリシリコンエッチの期間は
それをトレンチから取除くのに充分に長いものではな
く、従って（表面におけるパターン形成したポリシリコ
ンラインに加えて）トレンチが走行する箇所においては
どこでもポリシリコンの埋設し且つ埋込んだメッシュが
走行する。酸化ステップが該ポリシコンの上に厚い酸化
膜を形成し、且つ次いでＬＯＣＯＳスタックを剥離して
Ｎ＋ソース拡散部を露出させる。パターン形成したシリ
コンエッチ及び注入物が深い本体拡散部を形成し、次い
でメタル（金属）を付着形成し且つパターン形成する。
【００１０】上述したいずれの場合においても極めて平
坦なパワー装置構成体を提供し、それは非常に簡単な処
理シーケンスによって製造することが可能なものであ
る。
坦なパワー装置構成体を提供し、それは非常に簡単な処
理シーケンスによって製造することが可能なものであ
る。
【００１１】
【発明の実施の形態】図１Ａ−１Ｉは本発明の一実施形
態に基づく半導体装置の製造方法の各処理ステップを示
している。これらの図面において、図の左側は終端領域
において使用される構造を示しており且つ右側はアレイ
内のセルを示している（完全な装置においては、多数の
トレンチ装置からなるアレイを使用して大型の電流担持
能力を提供する）。
態に基づく半導体装置の製造方法の各処理ステップを示
している。これらの図面において、図の左側は終端領域
において使用される構造を示しており且つ右側はアレイ
内のセルを示している（完全な装置においては、多数の
トレンチ装置からなるアレイを使用して大型の電流担持
能力を提供する）。
【００１２】この実施例は、Ｎ＋基板１００の上に例え
ば２乃至１０ミクロンの範囲の厚さを有しており且つ
０．２乃至５Ω・ｃｍへドープされているＮ−エピタキ
シャル層１０１を有するＮ−とＮ＋エピタキシャル構成
体を有する構造で開始される。全体的に厚いフィールド
酸化膜１０２（例えば２０００乃至１４０００Å）を成
長させ、パターン形成し且つエッチングする（一方、こ
のフィールド酸化膜はＬＯＣＯＳプロセスによって形成
することが可能であり、又は付着形成させることも可能
である）。
ば２乃至１０ミクロンの範囲の厚さを有しており且つ
０．２乃至５Ω・ｃｍへドープされているＮ−エピタキ
シャル層１０１を有するＮ−とＮ＋エピタキシャル構成
体を有する構造で開始される。全体的に厚いフィールド
酸化膜１０２（例えば２０００乃至１４０００Å）を成
長させ、パターン形成し且つエッチングする（一方、こ
のフィールド酸化膜はＬＯＣＯＳプロセスによって形成
することが可能であり、又は付着形成させることも可能
である）。
【００１３】次いで、例えば０．６乃至２．５ミクロン
の範囲内の接合深さｘj （高温ステップを完了した後）
を発生させるべく選択されたエネルギで且つ１×１０13
乃至５×１０14／ｃｍ-2の範囲内のドーズでＰ型イオン
注入を実施する（一方、フィールド酸化プロセスの前に
Ｐ型のイオン注入を実施することが可能であるが、この
場合には周辺部において得られるブレークダウン特性は
より劣ったものである。）このイオン注入は図１Ａにお
ける浅いＰ−表面領域１０４を形成し、それは後にトラ
ンジスタチャンネル領域を形成するために使用される。
の範囲内の接合深さｘj （高温ステップを完了した後）
を発生させるべく選択されたエネルギで且つ１×１０13
乃至５×１０14／ｃｍ-2の範囲内のドーズでＰ型イオン
注入を実施する（一方、フィールド酸化プロセスの前に
Ｐ型のイオン注入を実施することが可能であるが、この
場合には周辺部において得られるブレークダウン特性は
より劣ったものである。）このイオン注入は図１Ａにお
ける浅いＰ−表面領域１０４を形成し、それは後にトラ
ンジスタチャンネル領域を形成するために使用される。
【００１４】次いで、シリコン上に例えば５００Åの厚
さにパッド酸化膜１０６を成長させ、次いで例えばＣＶ
Ｄによって５００Åの厚さに窒化シリコン層１０８を形
成する。次いで、ホトレジスト層１１２を付与し且つパ
ターン形成し、且つ窒化膜１０８、パッド酸化膜１０６
及びシリコンをエッチングする。このシリコンエッチ
は、好適には、比較的等方性のものであって、酸化膜／
窒化膜島状部の下側にかなりのアンダーカットを与え
る。このことは例えば弗化水素酸／硝酸／酢酸混合物の
ウェットエッチングで行なうことが可能であり、又は例
えばプラズマ援助型クロロエッチ等の低シンク又は大気
圧に近い圧力でのガスエッチで行なうことが可能であ
る。これによって残存する酸化膜／窒化膜島状部の下側
にシリコンメサが形成される。
さにパッド酸化膜１０６を成長させ、次いで例えばＣＶ
Ｄによって５００Åの厚さに窒化シリコン層１０８を形
成する。次いで、ホトレジスト層１１２を付与し且つパ
ターン形成し、且つ窒化膜１０８、パッド酸化膜１０６
及びシリコンをエッチングする。このシリコンエッチ
は、好適には、比較的等方性のものであって、酸化膜／
窒化膜島状部の下側にかなりのアンダーカットを与え
る。このことは例えば弗化水素酸／硝酸／酢酸混合物の
ウェットエッチングで行なうことが可能であり、又は例
えばプラズマ援助型クロロエッチ等の低シンク又は大気
圧に近い圧力でのガスエッチで行なうことが可能であ
る。これによって残存する酸化膜／窒化膜島状部の下側
にシリコンメサが形成される。
【００１５】次いで、例えば０．８乃至３．０ミクロン
の範囲内の究極的な接合深さｘj （全ての高温ステップ
の後）を形成すべく選択された比較的中程度のエネルギ
で且つ１×１０14−１×１０16／ｃｍ-2の範囲内のドー
ズで第二のＰ型イオン注入を行なう。このイオン注入は
より深いＰ型領域１１４を形成する。前述したステップ
の結果として図１Ａに示した中間の構成体が製造され
る。次いで残存するレジストを除去し、且つ酸化ステッ
プを実施してＰ型領域１１４の上側に例えば１０００乃
至６０００Åの二酸化シリコン１１６を成長させる。そ
の結果図１Ｂに示した中間構成体が製造される。
の範囲内の究極的な接合深さｘj （全ての高温ステップ
の後）を形成すべく選択された比較的中程度のエネルギ
で且つ１×１０14−１×１０16／ｃｍ-2の範囲内のドー
ズで第二のＰ型イオン注入を行なう。このイオン注入は
より深いＰ型領域１１４を形成する。前述したステップ
の結果として図１Ａに示した中間の構成体が製造され
る。次いで残存するレジストを除去し、且つ酸化ステッ
プを実施してＰ型領域１１４の上側に例えば１０００乃
至６０００Åの二酸化シリコン１１６を成長させる。そ
の結果図１Ｂに示した中間構成体が製造される。
【００１６】次いで、窒化膜１０８及びパッド酸化膜１
０６を例えば燐酸を使用し次いで弱い緩衝ＨＦ溶液内に
非常に短い時間（例えば１０秒）浸漬させることによっ
て剥離させる。次いでトレンチエッチを行なってメサの
上部を貫通して刻設し且つシリコン内に例えば１乃至６
ミクロンの深さのトレンチ１１８を形成する（このトレ
ンチ深さは所望の動作電圧にしたがって選択され、低い
動作電圧の場合には、オン抵抗を最小とするためにより
低いトレンチ深さを使用することが可能である）。この
トレンチエッチは多様な塩素をベースとしたプラズマト
レンチエッチング技術のうちのいずれかによって行なう
ことが可能である。そのようなトレンチエッチングに対
する幾つかの例は以下の文献に記載されており、それら
は引用によって本明細書に導入する。
０６を例えば燐酸を使用し次いで弱い緩衝ＨＦ溶液内に
非常に短い時間（例えば１０秒）浸漬させることによっ
て剥離させる。次いでトレンチエッチを行なってメサの
上部を貫通して刻設し且つシリコン内に例えば１乃至６
ミクロンの深さのトレンチ１１８を形成する（このトレ
ンチ深さは所望の動作電圧にしたがって選択され、低い
動作電圧の場合には、オン抵抗を最小とするためにより
低いトレンチ深さを使用することが可能である）。この
トレンチエッチは多様な塩素をベースとしたプラズマト
レンチエッチング技術のうちのいずれかによって行なう
ことが可能である。そのようなトレンチエッチングに対
する幾つかの例は以下の文献に記載されており、それら
は引用によって本明細書に導入する。
【００１７】Ｏｅｈｒｌｅｉｎ「進化した半導体技術に
おけるエッチングプロセスへのＲＦプラズマの適用（Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｏｆ ＲＦ ｐｌａｓｍａｓ
ｔｏ ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓｅｓ ｉｎ
ａｄｖａｎｃｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｅ
ｃｈｎｏｌｏｇｙ）」、高周波数パワープラズマの適用
−第７回トピック会議、１５９ＡＩＰコンフェレンスプ
ロシーディング４４２（１９８７）； Ｃｈｉｅｈ ｅ
ｔ ａｌ．「シリコンをベースとした微小製造に対する
化学的に援助したイオンビームエッチング（Ｃｈｅｍｉ
ｃａｌｌｙ ａｓｓｉｓｔｅｄ ｉｏｎ ｂｅａｍ ｅ
ｔｃｈｉｎｇ ｆｏｒ ｓｉｌｉｃｏｎ−ｂａｓｅｄ
ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ）」、１４１ジャー
ナル・オブ・エレクトロケミカル・ソサエティ１９５８
（１９９４）；Ｙｕｎｋｉｎ ｅｔ ａｌ．「シリコン
内の深いトレンチの高度に異方性の選択性反応性イオン
エッチング（Ｈｉｇｈｌｙ ａｎｉｓｏｔｒｏｐｉｃ
ｓｅｌｅｃｔｉｖｅ ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ ｏｆ ｄｅｅｐ ｔｒｅｎｃｈｅｓｉｎ
ｓｉｌｉｃｏｎ）」、２３マイクロエレクトロニック
エンジニアリング３７３（１９９４）； Ａｍｉｒｏｖ
ｅｔ ａｌ．「高圧でのハロゲン含有プラズマにおけ
るシリコンのトレンチエッチング（Ｔｒｅｎｃｈ ｅｔ
ｃｈｉｎｇｉｎ ｓｉｌｉｃｏｎ ｉｎ ａ ｈａｌｏ
ｇｅｎ−ｃｏｎｔａｉｎｉｎｇｐｌａｓｍａ ｗｉｔｈ
ｉｎｃｒｅａｓｅｄ ｐｒｅｓｓｕｒｅ）」２２ロシ
アマイクロエレクトロニクス１９７（１９９３）； Ｆ
ｒａｎｋ及びＣｈａｂｅｒｔ「沃化水素含有プラズマに
おける単結晶シリコントレンチのドライエッチングＩ
（Ｄｒｙ ｅｔｃｈｉｎｇ ｏｆ ｓｉｎｇｌｅ−ｃｒ
ｙｓｔａｌ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈ ｉｎ ｈ
ｙｄｒｏｇｅｎ ｉｏｄｉｄｅ ｃｏｎｔａｎｉｎｇ
ｐｌａｓｍａｓ Ｉ）」１４０ジャーナル・オブ・エレ
クトロケミカル・ソサエティ４９０（１９９３）； Ｚ
ｈａｎｇ ｅｔ ａｌ．「ＣＦ2 ／Ｃｌ2 を使用したＳ
ｉＧｅ合金の反応性イオンエッチング（Ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ ｏｆ ＳｉＧｅ ａｌｌ
ｏｙｓ ｕｓｉｎｇ ＣＦ2 ／Ｃｌ2 ）」７１ジャーナ
ル・オブ・アプライド・フィジックス１９３６（１９９
２）： Ｗｏｈｌ ｅｔ ａｌ．「ＣＢｒＦ3 プラズマ
を使用したトレンチエッチング及び光学的発光分光分析
によるその研究（Ｔｒｅｎｃｈ ｅｔｃｈｉｎｇｕｓｉ
ｎｇ ａ ＣＢｒＦ3 ｐｌａｓｍａ ａｎｄ ｉｔｓ
ｓｔｕｄｙｂｙ ｏｐｔｉｃａｌ ｅｍｉｓｓｉｏｎ
ｓｐｅｃｔｏｓｃｏｐｙ）」４２バキューム９０５
（１９９１）； Ｓｙｅａｕ ｅｔ ａｌ．「ＳＦ6 ／
Ｏ2 ガス混合物を使用したシリコントレンチの反応性イ
オンエッチング（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈｅｓ ｕ
ｓｉｎｇ ＳＦ6 ／Ｏ2 ｇａｓ ｍｉｘｔｕｒｅ
ｓ）」１３８ジャーナル・オブ・エレクトロケミカル・
ソサエティ３０７６（１９９１）； Ｅｎｇｅｌｈａｒ
ｄｔ「ＭＣＲ：ＥＣＲの代替物（ＭＣＲ： ａｎ ＥＣ
Ｒ ａｌｔｅｒｍａｔｉｖｅ）」１４セミコンダクタ・
インターナショナルＮｏ．８、ｐｐ．５２、５４−５
（１９９１年７月）； Ｌｅｅ及びＺｈｏｕ「反応性イ
オンエッチングにおけるエッチング速度の特徴寸法依存
性（Ｆｅａｔｕｒｅ−ｓｉｚｅ ｄｅｐｅｎｄｅｎｃｅ
ｏｆ ｅｔｃｈ ｒａｔｅ ｉｎ ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ）」１３８ジャーナル・オブ
・エレクトロケミカル・ソサエティ２４３９（１９９
１）； Ｃｏｏｐｅｒ ｅｔ ａｌ．「サブミクロンシ
リコントレンチの磁気的に向上させたＲＩＥエッチング
（Ｍａｇｅｎｅｔｉｃａｌｌｙｅｎｈａｎｃｅｄ ｒｉ
ｅ ｅｔｃｈｉｎｇ ｏｆ ｓｕｂｍｉｃｒｏｎ ｓｉ
ｌｉｃｏｎ ｔｒｅｎｃｅｓ）」１３９２プロシーディ
ングズ・オブ・ＳＰＩＥ２５３（１９９１）； Ｅｎｇ
ｅｌｈａｒｄｔ「高度に集積化した回路の製造用の単結
晶シリコントレンチエッチング（Ｓｉｎｇｌｅ ｃｒｙ
ｓｔａｌ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈ ｅｔｃｈｉ
ｎｇ ｆｏｒ ｆａｂｒｉｃａｔｉｏｎｏｆ ｈｉｇｈ
ｌｙ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）」１
３９２プロシーディングズ・オブ・ＳＰＩＥ２１０（１
９９１）； Ｒｏｂｂ ｅｔ ａｌ．「高電圧適用用の
深いトレンチ分離（Ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ ｆｏｒ ｈｉｇｈ ｖｏｌｔａｇｅ ａｐ
ｐｌｉｃａｔｉｏｎｓ）」シリコン物質科学及び技術に
関する第６回国際シンポジウムのプロシーディング：半
導体シリコン１９９０の８０１； Ｆｒａｎｃｏｕ ｅ
ｔ ａｌ．「ＲＩＰＥにおけるＨＢｒ化学によるトレン
チプロセス（Ｔｒｅｎｃｈ ｐｒｏｃｅｓｓｗｉｔｈ
ＨＢｒ ｃｈｅｍｉｓｔｒｙ ｉｎ ＲＩＰＥ）」１３
マイクロエレクトロニクエンジニアリング４２５（１９
９１年３月）； Ｇｌｕｃｙ及びＨｏｐｐｎｅｒ（ホト
レジスト／アルミニウムマスクを使用したＣＦ4 プラズ
マにおけるシリコントレンチのエッチング（Ｅｔｃｈｉ
ｎｇ ｏｆ ｓｉｌｉｃｏｎｔｒｅｎｃｈｅｓ ｉｎ
ＣＦ4 ｐｌａｓｍａ ｕｓｉｎｇ ｐｈｏｔｏｒｅｓ
ｉｓｔ／ａｌｕｍｉｎｉｕｍ ｍａｓｋｓ）」２５クリ
スタル・リサーチ・アンド・テクノロジィ２７７（１９
９０）； Ｋａｓｓａｍ ｅｔ ａｌ．「ＢＣｌ3 −Ｃ
ｌ2 シリコントレンチエッチングの特性（Ｃｈａｒａｃ
ｔａｒｉｚａｔｉｏｎ ｏｆ ＢＣｌ3 −Ｃｌ2 ｓｉ
ｌｉｃｏｎ ｔｒｅｎｃｈ ｅｔｃｈｉｎｇ）」１３７
ジャーナル・オブ・エレクトロケミカル・ソサエティ１
６１３（１９９０）； Ｂｅｓｔｗｉｃｋ及びＯｅｈｒ
ｌｅｉｎ「臭素含有プラズマを使用したシリコンの反応
性イオンエッチング（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔ
ｃｈｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｕｓｉｎｇ ｂｒ
ｏｍｉｎｅ ｃｏｎｔａｉｎｉｎｇ ｐｌａｓｍａ
ｓ）」８ジャーナル・オブ・バキューム・サイエンス・
アンド・テクノロジィＡ１６９６（１９９０）； Ｃｒ
ａｚｚｏｌａｒａ及びＧｅｌｌｒｉｃｈ「塩素化学に基
づいたトレンチエッチプロセス用形状制御可能性（Ｐｒ
ｏｆｉｌｅ ｃｏｎｔｒｏｌ ｐｏｓｓｉｂｉｌｉｔｉ
ｅｓ ｆｏｒａ ｔｒｅｎｃｈ ｅｔｃｈ ｐｒｏｃｅ
ｓｓ ｂａｓｅｄ ｏｎ ｃｈｌｏｒｉｎｅ ｃｈｅｍ
ｉｓｔｒｙ）」１３７ジャーナル・オブ・エレクトロケ
ミカル・ソサエティ７０８（１９９０）等の文献があ
る。
おけるエッチングプロセスへのＲＦプラズマの適用（Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｏｆ ＲＦ ｐｌａｓｍａｓ
ｔｏ ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓｅｓ ｉｎ
ａｄｖａｎｃｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｅ
ｃｈｎｏｌｏｇｙ）」、高周波数パワープラズマの適用
−第７回トピック会議、１５９ＡＩＰコンフェレンスプ
ロシーディング４４２（１９８７）； Ｃｈｉｅｈ ｅ
ｔ ａｌ．「シリコンをベースとした微小製造に対する
化学的に援助したイオンビームエッチング（Ｃｈｅｍｉ
ｃａｌｌｙ ａｓｓｉｓｔｅｄ ｉｏｎ ｂｅａｍ ｅ
ｔｃｈｉｎｇ ｆｏｒ ｓｉｌｉｃｏｎ−ｂａｓｅｄ
ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ）」、１４１ジャー
ナル・オブ・エレクトロケミカル・ソサエティ１９５８
（１９９４）；Ｙｕｎｋｉｎ ｅｔ ａｌ．「シリコン
内の深いトレンチの高度に異方性の選択性反応性イオン
エッチング（Ｈｉｇｈｌｙ ａｎｉｓｏｔｒｏｐｉｃ
ｓｅｌｅｃｔｉｖｅ ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ ｏｆ ｄｅｅｐ ｔｒｅｎｃｈｅｓｉｎ
ｓｉｌｉｃｏｎ）」、２３マイクロエレクトロニック
エンジニアリング３７３（１９９４）； Ａｍｉｒｏｖ
ｅｔ ａｌ．「高圧でのハロゲン含有プラズマにおけ
るシリコンのトレンチエッチング（Ｔｒｅｎｃｈ ｅｔ
ｃｈｉｎｇｉｎ ｓｉｌｉｃｏｎ ｉｎ ａ ｈａｌｏ
ｇｅｎ−ｃｏｎｔａｉｎｉｎｇｐｌａｓｍａ ｗｉｔｈ
ｉｎｃｒｅａｓｅｄ ｐｒｅｓｓｕｒｅ）」２２ロシ
アマイクロエレクトロニクス１９７（１９９３）； Ｆ
ｒａｎｋ及びＣｈａｂｅｒｔ「沃化水素含有プラズマに
おける単結晶シリコントレンチのドライエッチングＩ
（Ｄｒｙ ｅｔｃｈｉｎｇ ｏｆ ｓｉｎｇｌｅ−ｃｒ
ｙｓｔａｌ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈ ｉｎ ｈ
ｙｄｒｏｇｅｎ ｉｏｄｉｄｅ ｃｏｎｔａｎｉｎｇ
ｐｌａｓｍａｓ Ｉ）」１４０ジャーナル・オブ・エレ
クトロケミカル・ソサエティ４９０（１９９３）； Ｚ
ｈａｎｇ ｅｔ ａｌ．「ＣＦ2 ／Ｃｌ2 を使用したＳ
ｉＧｅ合金の反応性イオンエッチング（Ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ ｏｆ ＳｉＧｅ ａｌｌ
ｏｙｓ ｕｓｉｎｇ ＣＦ2 ／Ｃｌ2 ）」７１ジャーナ
ル・オブ・アプライド・フィジックス１９３６（１９９
２）： Ｗｏｈｌ ｅｔ ａｌ．「ＣＢｒＦ3 プラズマ
を使用したトレンチエッチング及び光学的発光分光分析
によるその研究（Ｔｒｅｎｃｈ ｅｔｃｈｉｎｇｕｓｉ
ｎｇ ａ ＣＢｒＦ3 ｐｌａｓｍａ ａｎｄ ｉｔｓ
ｓｔｕｄｙｂｙ ｏｐｔｉｃａｌ ｅｍｉｓｓｉｏｎ
ｓｐｅｃｔｏｓｃｏｐｙ）」４２バキューム９０５
（１９９１）； Ｓｙｅａｕ ｅｔ ａｌ．「ＳＦ6 ／
Ｏ2 ガス混合物を使用したシリコントレンチの反応性イ
オンエッチング（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈｅｓ ｕ
ｓｉｎｇ ＳＦ6 ／Ｏ2 ｇａｓ ｍｉｘｔｕｒｅ
ｓ）」１３８ジャーナル・オブ・エレクトロケミカル・
ソサエティ３０７６（１９９１）； Ｅｎｇｅｌｈａｒ
ｄｔ「ＭＣＲ：ＥＣＲの代替物（ＭＣＲ： ａｎ ＥＣ
Ｒ ａｌｔｅｒｍａｔｉｖｅ）」１４セミコンダクタ・
インターナショナルＮｏ．８、ｐｐ．５２、５４−５
（１９９１年７月）； Ｌｅｅ及びＺｈｏｕ「反応性イ
オンエッチングにおけるエッチング速度の特徴寸法依存
性（Ｆｅａｔｕｒｅ−ｓｉｚｅ ｄｅｐｅｎｄｅｎｃｅ
ｏｆ ｅｔｃｈ ｒａｔｅ ｉｎ ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ）」１３８ジャーナル・オブ
・エレクトロケミカル・ソサエティ２４３９（１９９
１）； Ｃｏｏｐｅｒ ｅｔ ａｌ．「サブミクロンシ
リコントレンチの磁気的に向上させたＲＩＥエッチング
（Ｍａｇｅｎｅｔｉｃａｌｌｙｅｎｈａｎｃｅｄ ｒｉ
ｅ ｅｔｃｈｉｎｇ ｏｆ ｓｕｂｍｉｃｒｏｎ ｓｉ
ｌｉｃｏｎ ｔｒｅｎｃｅｓ）」１３９２プロシーディ
ングズ・オブ・ＳＰＩＥ２５３（１９９１）； Ｅｎｇ
ｅｌｈａｒｄｔ「高度に集積化した回路の製造用の単結
晶シリコントレンチエッチング（Ｓｉｎｇｌｅ ｃｒｙ
ｓｔａｌ ｓｉｌｉｃｏｎ ｔｒｅｎｃｈ ｅｔｃｈｉ
ｎｇ ｆｏｒ ｆａｂｒｉｃａｔｉｏｎｏｆ ｈｉｇｈ
ｌｙ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）」１
３９２プロシーディングズ・オブ・ＳＰＩＥ２１０（１
９９１）； Ｒｏｂｂ ｅｔ ａｌ．「高電圧適用用の
深いトレンチ分離（Ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ ｆｏｒ ｈｉｇｈ ｖｏｌｔａｇｅ ａｐ
ｐｌｉｃａｔｉｏｎｓ）」シリコン物質科学及び技術に
関する第６回国際シンポジウムのプロシーディング：半
導体シリコン１９９０の８０１； Ｆｒａｎｃｏｕ ｅ
ｔ ａｌ．「ＲＩＰＥにおけるＨＢｒ化学によるトレン
チプロセス（Ｔｒｅｎｃｈ ｐｒｏｃｅｓｓｗｉｔｈ
ＨＢｒ ｃｈｅｍｉｓｔｒｙ ｉｎ ＲＩＰＥ）」１３
マイクロエレクトロニクエンジニアリング４２５（１９
９１年３月）； Ｇｌｕｃｙ及びＨｏｐｐｎｅｒ（ホト
レジスト／アルミニウムマスクを使用したＣＦ4 プラズ
マにおけるシリコントレンチのエッチング（Ｅｔｃｈｉ
ｎｇ ｏｆ ｓｉｌｉｃｏｎｔｒｅｎｃｈｅｓ ｉｎ
ＣＦ4 ｐｌａｓｍａ ｕｓｉｎｇ ｐｈｏｔｏｒｅｓ
ｉｓｔ／ａｌｕｍｉｎｉｕｍ ｍａｓｋｓ）」２５クリ
スタル・リサーチ・アンド・テクノロジィ２７７（１９
９０）； Ｋａｓｓａｍ ｅｔ ａｌ．「ＢＣｌ3 −Ｃ
ｌ2 シリコントレンチエッチングの特性（Ｃｈａｒａｃ
ｔａｒｉｚａｔｉｏｎ ｏｆ ＢＣｌ3 −Ｃｌ2 ｓｉ
ｌｉｃｏｎ ｔｒｅｎｃｈ ｅｔｃｈｉｎｇ）」１３７
ジャーナル・オブ・エレクトロケミカル・ソサエティ１
６１３（１９９０）； Ｂｅｓｔｗｉｃｋ及びＯｅｈｒ
ｌｅｉｎ「臭素含有プラズマを使用したシリコンの反応
性イオンエッチング（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔ
ｃｈｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｕｓｉｎｇ ｂｒ
ｏｍｉｎｅ ｃｏｎｔａｉｎｉｎｇ ｐｌａｓｍａ
ｓ）」８ジャーナル・オブ・バキューム・サイエンス・
アンド・テクノロジィＡ１６９６（１９９０）； Ｃｒ
ａｚｚｏｌａｒａ及びＧｅｌｌｒｉｃｈ「塩素化学に基
づいたトレンチエッチプロセス用形状制御可能性（Ｐｒ
ｏｆｉｌｅ ｃｏｎｔｒｏｌ ｐｏｓｓｉｂｉｌｉｔｉ
ｅｓ ｆｏｒａ ｔｒｅｎｃｈ ｅｔｃｈ ｐｒｏｃｅ
ｓｓ ｂａｓｅｄ ｏｎ ｃｈｌｏｒｉｎｅ ｃｈｅｍ
ｉｓｔｒｙ）」１３７ジャーナル・オブ・エレクトロケ
ミカル・ソサエティ７０８（１９９０）等の文献があ
る。
【００１８】説明の便宜上、図面は四角の下側の角部を
有するものとしてトレンチ１１８を示している。然しな
がら、これは現実的なものではなく、幾何学的形状依存
性電界向上を回避するために、トレンチの角部を丸める
ことが好ましい。このことは、種々のトレンチエッチの
自然の結果として行なうことが可能であり、又はトレン
チ表面に犠牲酸化膜を形成し且つそれを剥離することに
よって行なうことも可能である。トレンチ１１０は密接
させて配置させることが可能であり、例えば０．８ミク
ロンの最小パターン形成ライン幅の場合には、トレンチ
は例えば０．８乃至１．６ミクロンの幅で例えば１．６
−６．４ミクロンのピッチを有することが可能である。
このような密接した幾何学的構成は電流密度において利
点を与える。
有するものとしてトレンチ１１８を示している。然しな
がら、これは現実的なものではなく、幾何学的形状依存
性電界向上を回避するために、トレンチの角部を丸める
ことが好ましい。このことは、種々のトレンチエッチの
自然の結果として行なうことが可能であり、又はトレン
チ表面に犠牲酸化膜を形成し且つそれを剥離することに
よって行なうことも可能である。トレンチ１１０は密接
させて配置させることが可能であり、例えば０．８ミク
ロンの最小パターン形成ライン幅の場合には、トレンチ
は例えば０．８乃至１．６ミクロンの幅で例えば１．６
−６．４ミクロンのピッチを有することが可能である。
このような密接した幾何学的構成は電流密度において利
点を与える。
【００１９】通常、本体からの空乏領域が拡大してチャ
ンネル領域がブレークダウンに到達する電圧より低い電
圧においてチャンネル領域からドレインを分離させると
いう条件によって間隔は与えられた動作電圧に対して拘
束を受ける場合がある。この同一の条件は、本体領域の
深さとトレンチの深さとの間の関係を暗示しており、好
適には本体領域の深さは少なくともトレンチの深さの１
／３である。
ンネル領域がブレークダウンに到達する電圧より低い電
圧においてチャンネル領域からドレインを分離させると
いう条件によって間隔は与えられた動作電圧に対して拘
束を受ける場合がある。この同一の条件は、本体領域の
深さとトレンチの深さとの間の関係を暗示しており、好
適には本体領域の深さは少なくともトレンチの深さの１
／３である。
【００２０】現在好適な実施例においては、何等更なる
マスクステップを行なうことなしにトレンチエッチを行
なうものであることに注意すべきである。このことは非
常に経済的なプロセスを提供している。然しながら、別
の実施例においては、更なるマスクステップを使用し
て、トレンチの側壁がメサの平坦な部分の範囲にあり且
つ傾斜した側壁上にはないことを確保する。このことは
チャンネル長の僅かに良好なる制御を与える。
マスクステップを行なうことなしにトレンチエッチを行
なうものであることに注意すべきである。このことは非
常に経済的なプロセスを提供している。然しながら、別
の実施例においては、更なるマスクステップを使用し
て、トレンチの側壁がメサの平坦な部分の範囲にあり且
つ傾斜した側壁上にはないことを確保する。このことは
チャンネル長の僅かに良好なる制御を与える。
【００２１】前述したステップの結果として図１Ｃに示
した中間的な構成体が得られる。次いで、ゲート酸化ス
テップを行なって例えば２００乃至２０００Åの厚さへ
ゲート酸化膜１２０を成長させ、且つ平坦な表面上に例
えば３０００乃至６０００Åの厚さにポリシリコン１２
２をコンフォーマル即ち適合的に付着形成させる（且
つ、究極的にはドープする）。尚、この場合に、好適に
はトレンチを充填するのに充分な厚さにポリシリコン１
２２を付着形成させる。前述したステップの結果図１Ｄ
に示した中間的な構成体が得られる。
した中間的な構成体が得られる。次いで、ゲート酸化ス
テップを行なって例えば２００乃至２０００Åの厚さへ
ゲート酸化膜１２０を成長させ、且つ平坦な表面上に例
えば３０００乃至６０００Åの厚さにポリシリコン１２
２をコンフォーマル即ち適合的に付着形成させる（且
つ、究極的にはドープする）。尚、この場合に、好適に
はトレンチを充填するのに充分な厚さにポリシリコン１
２２を付着形成させる。前述したステップの結果図１Ｄ
に示した中間的な構成体が得られる。
【００２２】次いで、付着形成したポリシリコン１２２
をパターン形成し且つエッチングする。このポリシリコ
ンエッチは、好適には、時間的に制御したプラズマエッ
チであり、それは、露出された平坦な表面からポリシリ
コンを除去するのに充分に長く継続させるが、露出され
たトレンチから大きな深さのポリシリコンを除去するの
に充分に長いものでないようなものである。一方、ポリ
シリコンが最初に除去され始める時間を検知するために
端点検知を使用することが可能であり、且つそのエッチ
ングはその後所定の時間継続させることが可能である。
前述したステップの結果図１Ｅに示した中間的な構成体
が得られる。
をパターン形成し且つエッチングする。このポリシリコ
ンエッチは、好適には、時間的に制御したプラズマエッ
チであり、それは、露出された平坦な表面からポリシリ
コンを除去するのに充分に長く継続させるが、露出され
たトレンチから大きな深さのポリシリコンを除去するの
に充分に長いものでないようなものである。一方、ポリ
シリコンが最初に除去され始める時間を検知するために
端点検知を使用することが可能であり、且つそのエッチ
ングはその後所定の時間継続させることが可能である。
前述したステップの結果図１Ｅに示した中間的な構成体
が得られる。
【００２３】次いで、蒸気による短い酸化ステップを行
なって該ポリシリコンの上に例えば２０００乃至５００
０Åの厚さの付加的な酸化膜１２４を成長させる（勿
論、他の区域における酸化膜の厚さも同時に増加す
る）。前述したステップの結果図１Ｆに示した中間的な
構成体が得られる。次いで、トレンチの隣のシリコン角
部を露出させる（又はほぼ露出させる）のに充分な深さ
へグローバル即ち全体的な酸化膜のエッチバックを行な
って、例えばプラズマエッチングによって１５００乃至
３０００Å除去させる。次いで、ポリシリコンへのコン
タクトを形成すべき位置１２６の上側において更なるホ
トレジストステップを使用して酸化膜１２４を露出し且
つエッチングする。次いで、浅い高度のＮ型注入を行な
ってソース領域１２８を形成する。現在好適な実施例に
おいては、このイオン注入は２０−１５０ＫｅＶのエネ
ルギにおいて例えばＡｓを５×１０14−１×１０16／ｃ
ｍ-2のドーズでイオン注入を行なう。このイオン注入の
深さとポリシリコンエッチの深さとの間で相互作用が発
生し、過剰なゲートのアンダーラップ即ち下側への重な
りを回避するために、好適には、トレンチ内のポリシリ
コンはＮ＋注入物によって形成される接合深さ下側に１
００Å程度を超えて腐食させるべきではない。前述した
ステップの結果図１Ｇに示した中間的な構成体が得られ
る。
なって該ポリシリコンの上に例えば２０００乃至５００
０Åの厚さの付加的な酸化膜１２４を成長させる（勿
論、他の区域における酸化膜の厚さも同時に増加す
る）。前述したステップの結果図１Ｆに示した中間的な
構成体が得られる。次いで、トレンチの隣のシリコン角
部を露出させる（又はほぼ露出させる）のに充分な深さ
へグローバル即ち全体的な酸化膜のエッチバックを行な
って、例えばプラズマエッチングによって１５００乃至
３０００Å除去させる。次いで、ポリシリコンへのコン
タクトを形成すべき位置１２６の上側において更なるホ
トレジストステップを使用して酸化膜１２４を露出し且
つエッチングする。次いで、浅い高度のＮ型注入を行な
ってソース領域１２８を形成する。現在好適な実施例に
おいては、このイオン注入は２０−１５０ＫｅＶのエネ
ルギにおいて例えばＡｓを５×１０14−１×１０16／ｃ
ｍ-2のドーズでイオン注入を行なう。このイオン注入の
深さとポリシリコンエッチの深さとの間で相互作用が発
生し、過剰なゲートのアンダーラップ即ち下側への重な
りを回避するために、好適には、トレンチ内のポリシリ
コンはＮ＋注入物によって形成される接合深さ下側に１
００Å程度を超えて腐食させるべきではない。前述した
ステップの結果図１Ｇに示した中間的な構成体が得られ
る。
【００２４】次いで、更なるグローバル即ち全体的な酸
化膜エッチバックを本体領域１１４を露出させるのに充
分な深さに行ない、例えばプラズマエッチングによって
１０００乃至３０００Åを除去する。これはポリシリコ
ン上のより厚い酸化膜を除去するものではない。前述し
たステップの結果図１Ｈに示した中間的な構成体が得ら
れる。
化膜エッチバックを本体領域１１４を露出させるのに充
分な深さに行ない、例えばプラズマエッチングによって
１０００乃至３０００Åを除去する。これはポリシリコ
ン上のより厚い酸化膜を除去するものではない。前述し
たステップの結果図１Ｈに示した中間的な構成体が得ら
れる。
【００２５】次いで、薄膜メタリゼーション１３０（例
えば、ＡｌＳｉ0.02Ｃｕ0.04）を付着形成し（例えば、
０．８乃至３．０ミクロンの範囲内の厚さ）、パターン
形成し且つエッチングする。このメタル（金属）は当該
区域内におけるソース及び本体接続部を提供し、且つゲ
ートのＲＣ時定数を最小とすべく選択された間隔でポリ
シリコンへのコンタクトを提供する。次いで、パッシベ
ーション層１３２を付着形成させる（例えば、１０００
Åのドープするか又はドープしていない酸化膜に沿って
又はその上に２０００乃至４０００Åの圧縮性プラズマ
窒化シリコンを付着形成させる）。次いで、パッシベー
ション層をパターン形成し且つエッチングしてコンタク
トパッド位置を露出させる。前述したステップの結果図
１Ｉに示した最終的な構成体が得られる。説明の便宜
上、前述した処理の要約では、例えばクリーンアップ及
びアニール等の当該技術分野において公知の種々のマイ
ナーなステップを省略してある。
えば、ＡｌＳｉ0.02Ｃｕ0.04）を付着形成し（例えば、
０．８乃至３．０ミクロンの範囲内の厚さ）、パターン
形成し且つエッチングする。このメタル（金属）は当該
区域内におけるソース及び本体接続部を提供し、且つゲ
ートのＲＣ時定数を最小とすべく選択された間隔でポリ
シリコンへのコンタクトを提供する。次いで、パッシベ
ーション層１３２を付着形成させる（例えば、１０００
Åのドープするか又はドープしていない酸化膜に沿って
又はその上に２０００乃至４０００Åの圧縮性プラズマ
窒化シリコンを付着形成させる）。次いで、パッシベー
ション層をパターン形成し且つエッチングしてコンタク
トパッド位置を露出させる。前述したステップの結果図
１Ｉに示した最終的な構成体が得られる。説明の便宜
上、前述した処理の要約では、例えばクリーンアップ及
びアニール等の当該技術分野において公知の種々のマイ
ナーなステップを省略してある。
【００２６】図２は本発明の一実施例に基づくトランジ
スタ構成体を示した概略平面図である。図示した実施例
では、正方形のセルからなるアレイを使用しているが、
勿論、六角形のセル、三角形のセル、ストライプ又はそ
の他の幾何学形状のものを使用することも可能である。
注意すべきことであるが、トレンチ１１８及びポリシリ
コンゲートライン１２２は連続的なメッシュを形成して
おり、且つソース、本体及びチャンネル拡散部は分離島
状に位置されている。注意すべきことであるが、Ｐ＋拡
散部１１４′のストライプは良好なアレイの終端部を与
えるためにスクライブライン２００近くに設けられてい
る。更に、ゲートメタル１３０Ａ及びポリシリコン１２
２はストライプコンタクト１２６に沿ってオーバーラッ
プしている。
スタ構成体を示した概略平面図である。図示した実施例
では、正方形のセルからなるアレイを使用しているが、
勿論、六角形のセル、三角形のセル、ストライプ又はそ
の他の幾何学形状のものを使用することも可能である。
注意すべきことであるが、トレンチ１１８及びポリシリ
コンゲートライン１２２は連続的なメッシュを形成して
おり、且つソース、本体及びチャンネル拡散部は分離島
状に位置されている。注意すべきことであるが、Ｐ＋拡
散部１１４′のストライプは良好なアレイの終端部を与
えるためにスクライブライン２００近くに設けられてい
る。更に、ゲートメタル１３０Ａ及びポリシリコン１２
２はストライプコンタクト１２６に沿ってオーバーラッ
プしている。
【００２７】図３Ａ−３Ｅは本発明の第二の且つ好適な
実施例における処理ステップを示しており、且つ図４は
本発明のこの実施例に基づくトランジスタ構成体の概略
平面図を示している。この第二の実施例は、非常に類似
した最終的な構成体を製造するが、それを得るために異
なるプロセスを使用している。結果的に得られる接合深
さ及びドーパント濃度は、大略、特にことわりがない限
り前述した実施例におけるものと同一である。
実施例における処理ステップを示しており、且つ図４は
本発明のこの実施例に基づくトランジスタ構成体の概略
平面図を示している。この第二の実施例は、非常に類似
した最終的な構成体を製造するが、それを得るために異
なるプロセスを使用している。結果的に得られる接合深
さ及びドーパント濃度は、大略、特にことわりがない限
り前述した実施例におけるものと同一である。
【００２８】この場合も出発物質はＮ＋基板１００上に
Ｎ−型のエピタキシャル層１０１（例えば０．８Ω・ｃ
ｍ）を有するものである。然しながら、この場合には、
Ｐ型本体拡散部１０４′（例えば、最終接合深さが１．
５ミクロンへ２×１０14／ｃｍ-2においてイオン注入す
る。及びＮ＋ソース拡散部１２８′（例えば、最終接合
深さが０．５ミクロンへ２×１０15／ｃｍ-2においてイ
オン注入する）はパターン形成しない拡散部としてすぐ
さま形成する。これらのステップによって図３Ａに示し
た中間的な構成体が得られる。
Ｎ−型のエピタキシャル層１０１（例えば０．８Ω・ｃ
ｍ）を有するものである。然しながら、この場合には、
Ｐ型本体拡散部１０４′（例えば、最終接合深さが１．
５ミクロンへ２×１０14／ｃｍ-2においてイオン注入す
る。及びＮ＋ソース拡散部１２８′（例えば、最終接合
深さが０．５ミクロンへ２×１０15／ｃｍ-2においてイ
オン注入する）はパターン形成しない拡散部としてすぐ
さま形成する。これらのステップによって図３Ａに示し
た中間的な構成体が得られる。
【００２９】次いで、前述した如く、ＬＯＣＯＳスタッ
ク即ち積層体（例えば５００Åの厚さの成長させたパッ
ド酸化膜１０６の上に例えば８００Åの厚さの窒化膜１
０８を有するもの）を形成する。次いで、トレンチパタ
ーン形成を行なって該ＬＯＣＯＳスタックを貫通しシリ
コン内へ刻設されたトレンチ１１８を形成する（例え
ば、１．８ミクロンの深さで１．０ミクロンの幅）。こ
のようなステップの結果として図３Ｂに示した中間的な
構成体が得られる。
ク即ち積層体（例えば５００Åの厚さの成長させたパッ
ド酸化膜１０６の上に例えば８００Åの厚さの窒化膜１
０８を有するもの）を形成する。次いで、トレンチパタ
ーン形成を行なって該ＬＯＣＯＳスタックを貫通しシリ
コン内へ刻設されたトレンチ１１８を形成する（例え
ば、１．８ミクロンの深さで１．０ミクロンの幅）。こ
のようなステップの結果として図３Ｂに示した中間的な
構成体が得られる。
【００３０】トレンチエッチの後に、トレンチ側壁上に
ゲート酸化膜１２０を形成し（例えば、１０００Å）、
且つ次いでポリシリコン１２２をコンフォーマル即ち適
合的に付着形成させ（例えば６０００Å）且つエッチン
グする。このポリシリコンエッチの期間は、それをトレ
ンチから除去するのに充分な長さのものではなく、従っ
て（表面におけるパターン形成したポリシリコンライン
１２２′に加えて）トレンチが走行する箇所においては
どこでも埋設され且つ絶縁されたポリシリコンからなる
メッシュが走行する。酸化ステップによってポリシリコ
ン１２２の上に厚い酸化膜１２４（例えば４０００Å）
を形成する。これらのステップの結果図３Ｃに示した中
間的な構成体が得られる。
ゲート酸化膜１２０を形成し（例えば、１０００Å）、
且つ次いでポリシリコン１２２をコンフォーマル即ち適
合的に付着形成させ（例えば６０００Å）且つエッチン
グする。このポリシリコンエッチの期間は、それをトレ
ンチから除去するのに充分な長さのものではなく、従っ
て（表面におけるパターン形成したポリシリコンライン
１２２′に加えて）トレンチが走行する箇所においては
どこでも埋設され且つ絶縁されたポリシリコンからなる
メッシュが走行する。酸化ステップによってポリシリコ
ン１２２の上に厚い酸化膜１２４（例えば４０００Å）
を形成する。これらのステップの結果図３Ｃに示した中
間的な構成体が得られる。
【００３１】次に、ポリシリコンコンタクト１２６を開
口させ、深い本体拡散部１１４を形成し、且つメタリゼ
ーションのためのソース領域１２８′を露出させる。オ
プションとして、このことは、単一のパターン形成ステ
ップを使用することによって行なうことが可能であり、
即ち、レジストをパターン形成してコンタクト１２６及
び深い本体拡散部１１４の所望の位置を露出させる。次
いで、パターン形成した窒化膜のエッチングによって深
い本体位置１１４の上側に存在する窒化膜１０８を除去
し、且つ短い酸化膜エッチを行なってパッド酸化膜１０
６を除去するが、ポリシリコンコンタクト位置１２６の
上方に存在するより厚い酸化膜１２４を除去することは
ない。次いで、シリコンエッチ（例えば０．８ミクロン
の深さ）を行なって酸化膜１２４を損傷することなしに
Ｎ＋層１２８′を貫通して開口を刻設する。次いで、Ｐ
＋イオン注入を行ない、これはポリシリコンコンタクト
位置１２６における残存する酸化膜１２４及び位置１１
４以外のその他全ての箇所におけるホトレジストによっ
てブロックされる。次いで、酸化膜エッチングを行なっ
てコンタクト位置１２６の上側の残存する酸化膜１２４
を除去する。次いで、レジストを剥離し、且つＬＯＣＯ
Ｓスタックをグローバルな即ち全体的な窒化膜及び酸化
膜のエッチングによって剥離し、ソース領域１２８′を
露出させる。一方、勿論、所望により、深い本体コンタ
クト及びポリシリコンコンタクトに対して別個のマスク
を使用することも可能である。これらのステップの結果
図３Ｄに示した中間的な構成体が得られる。
口させ、深い本体拡散部１１４を形成し、且つメタリゼ
ーションのためのソース領域１２８′を露出させる。オ
プションとして、このことは、単一のパターン形成ステ
ップを使用することによって行なうことが可能であり、
即ち、レジストをパターン形成してコンタクト１２６及
び深い本体拡散部１１４の所望の位置を露出させる。次
いで、パターン形成した窒化膜のエッチングによって深
い本体位置１１４の上側に存在する窒化膜１０８を除去
し、且つ短い酸化膜エッチを行なってパッド酸化膜１０
６を除去するが、ポリシリコンコンタクト位置１２６の
上方に存在するより厚い酸化膜１２４を除去することは
ない。次いで、シリコンエッチ（例えば０．８ミクロン
の深さ）を行なって酸化膜１２４を損傷することなしに
Ｎ＋層１２８′を貫通して開口を刻設する。次いで、Ｐ
＋イオン注入を行ない、これはポリシリコンコンタクト
位置１２６における残存する酸化膜１２４及び位置１１
４以外のその他全ての箇所におけるホトレジストによっ
てブロックされる。次いで、酸化膜エッチングを行なっ
てコンタクト位置１２６の上側の残存する酸化膜１２４
を除去する。次いで、レジストを剥離し、且つＬＯＣＯ
Ｓスタックをグローバルな即ち全体的な窒化膜及び酸化
膜のエッチングによって剥離し、ソース領域１２８′を
露出させる。一方、勿論、所望により、深い本体コンタ
クト及びポリシリコンコンタクトに対して別個のマスク
を使用することも可能である。これらのステップの結果
図３Ｄに示した中間的な構成体が得られる。
【００３２】次いで、メタル１３０を付着形成し（例え
ば、２．０ミクロンの厚さ）且つパターン形成する。注
意すべきことであるが、何等層間誘電体が必要とされる
ものではない。何故ならば、厚い成長された酸化膜１２
４がこの機能を達成するからである。このステップの結
果図３Ｅに示した中間的な構成体が得られる。次いで、
従来行なわれているように保護オーバーコート付着（例
えば、４０００Åのプラズマ窒化膜によって被覆された
４０００ÅのＰＳＧ）、コンタクトパターン形成等を行
なって処理を完了する。
ば、２．０ミクロンの厚さ）且つパターン形成する。注
意すべきことであるが、何等層間誘電体が必要とされる
ものではない。何故ならば、厚い成長された酸化膜１２
４がこの機能を達成するからである。このステップの結
果図３Ｅに示した中間的な構成体が得られる。次いで、
従来行なわれているように保護オーバーコート付着（例
えば、４０００Åのプラズマ窒化膜によって被覆された
４０００ÅのＰＳＧ）、コンタクトパターン形成等を行
なって処理を完了する。
【００３３】図４はこの実施例に基づくトランジスタ構
成体の概略平面図を示している。注意すべきことである
が、図４においては終端部の構成は左側に示してある
が、図３Ａ−３Ｅにおいては右側に示してある。更に注
意すべきことであるが、図４は図２に示したものよりも
より簡単な終端部の構造を使用しており、それ以外は、
レイアウトはほぼ同様であり且つ同様の構成要素には同
様の参照番号を付してある。
成体の概略平面図を示している。注意すべきことである
が、図４においては終端部の構成は左側に示してある
が、図３Ａ−３Ｅにおいては右側に示してある。更に注
意すべきことであるが、図４は図２に示したものよりも
より簡単な終端部の構造を使用しており、それ以外は、
レイアウトはほぼ同様であり且つ同様の構成要素には同
様の参照番号を付してある。
【００３４】上述した本発明の一実施例によれば、絶縁
ゲート型電界効果トランジスタからなるアレイを製造す
る方法が提供される。その方法は、第一導電型の第一部
分と前記第一部分の上側に存在しており第二導電型の第
二部分と前記第二部分の上側に存在しており第一導電型
の第三部分とを有する実質的に単結晶の半導体物質を用
意し、前記半導体物質の上に耐酸化物質を形成し、前記
耐酸化物質及びその下側の前記半導体物質を共通のパタ
ーンでエッチングして前記半導体物質内にトレンチを形
成し、前記トレンチの側壁上に絶縁層を形成し、前記ト
レンチを充填する深さに全体的に酸化可能な導体をコン
フォーマル的に付着形成し且つ前記酸化可能な導体をエ
ッチバックして前記トレンチの側壁部分と容量結合され
ている前記トレンチにおけるその部分を残存させ、前記
酸化可能導体を酸化してその上に厚い絶縁層を形成し、
前記耐酸化物質及び実質的に全ての前記半導体物質の第
三部分を所望の深い本体位置から除去し且つ付加的な濃
度の第二導電型のドーパントを導入し、且つ前記第三及
び第二部分の露出部分へのコンタクトを形成し、その場
合に前記第三及び第二部分が前記トレンチ内の前記酸化
可能導体物質によってゲート動作される電界効果トラン
ジスタのソース及びチャンネル領域を夫々与える、上記
各ステップを有している。
ゲート型電界効果トランジスタからなるアレイを製造す
る方法が提供される。その方法は、第一導電型の第一部
分と前記第一部分の上側に存在しており第二導電型の第
二部分と前記第二部分の上側に存在しており第一導電型
の第三部分とを有する実質的に単結晶の半導体物質を用
意し、前記半導体物質の上に耐酸化物質を形成し、前記
耐酸化物質及びその下側の前記半導体物質を共通のパタ
ーンでエッチングして前記半導体物質内にトレンチを形
成し、前記トレンチの側壁上に絶縁層を形成し、前記ト
レンチを充填する深さに全体的に酸化可能な導体をコン
フォーマル的に付着形成し且つ前記酸化可能な導体をエ
ッチバックして前記トレンチの側壁部分と容量結合され
ている前記トレンチにおけるその部分を残存させ、前記
酸化可能導体を酸化してその上に厚い絶縁層を形成し、
前記耐酸化物質及び実質的に全ての前記半導体物質の第
三部分を所望の深い本体位置から除去し且つ付加的な濃
度の第二導電型のドーパントを導入し、且つ前記第三及
び第二部分の露出部分へのコンタクトを形成し、その場
合に前記第三及び第二部分が前記トレンチ内の前記酸化
可能導体物質によってゲート動作される電界効果トラン
ジスタのソース及びチャンネル領域を夫々与える、上記
各ステップを有している。
【００３５】本発明の別の実施例によれば、絶縁ゲート
型電界効果トランジスタからなるアレイを製造する方法
が提供される。その方法によれば、第一導電型の基板部
分と第二導電型のその上側に存在する部分とを有する実
質的に単結晶の半導体物質を用意し、前記半導体物質上
に耐酸化物質からなる島状部を形成し、前記島状部によ
って露出されている箇所において前記半導体物質をエッ
チングして前記上側に存在する部分を除去し一方前記島
状部を部分的にアンダーカットして前記半導体物質にお
いてメサを形成し、前記島状部によって露出されている
箇所において前記半導体物質にイオン注入を行ない前記
基板部分内に第二導電型の本体領域を形成し、前記耐酸
化物質からなる島状部を除去し且つ前記メサの位置にお
いて前記半導体物質内へトレンチをエッチング形成し、
前記トレンチの側壁部分へ容量結合されている絶縁され
たゲートを形成し、前記トレンチのうちの少なくとも幾
つかに隣接して前記上側に存在する部分の残存部分内に
第一導電型のソース拡散部を形成し、且つ前記ソース拡
散部及び本体領域へのコンタクトを形成する、上記各ス
テップを有している。
型電界効果トランジスタからなるアレイを製造する方法
が提供される。その方法によれば、第一導電型の基板部
分と第二導電型のその上側に存在する部分とを有する実
質的に単結晶の半導体物質を用意し、前記半導体物質上
に耐酸化物質からなる島状部を形成し、前記島状部によ
って露出されている箇所において前記半導体物質をエッ
チングして前記上側に存在する部分を除去し一方前記島
状部を部分的にアンダーカットして前記半導体物質にお
いてメサを形成し、前記島状部によって露出されている
箇所において前記半導体物質にイオン注入を行ない前記
基板部分内に第二導電型の本体領域を形成し、前記耐酸
化物質からなる島状部を除去し且つ前記メサの位置にお
いて前記半導体物質内へトレンチをエッチング形成し、
前記トレンチの側壁部分へ容量結合されている絶縁され
たゲートを形成し、前記トレンチのうちの少なくとも幾
つかに隣接して前記上側に存在する部分の残存部分内に
第一導電型のソース拡散部を形成し、且つ前記ソース拡
散部及び本体領域へのコンタクトを形成する、上記各ス
テップを有している。
【００３６】本発明の更に別の実施例によれば、絶縁ゲ
ート型電界効果トランジスタからなるアレイを製造する
方法が提供される。その方法によれば、第一導電型の基
板部分と第二導電型のその上側に存在する部分とを有す
る実質的に単結晶の半導体物質を用意し、前記上側に存
在する部分を貫通し前記基板部分内へ延在するトレンチ
を前記半導体物質内に形成し、前記トレンチの側壁部分
に対する容量結合を与えるために前記トレンチ内に延在
する酸化可能導体からなる薄膜層を形成し、前記酸化可
能導体を酸化してその上に厚い酸化膜を形成し、前記酸
化可能導体から全ての酸化膜を除去するのには充分でな
いような厚さへ全体的に酸化膜を除去し、第一導電型の
ドーパントをイオン注入して前記トレンチのうちの少な
くとも幾つかに隣接して前記上側に存在する部分の残存
部分内にソース拡散部を形成し、且つ前記ソース拡散部
及び本体領域へのコンタクトを形成する、上記各ステッ
プを有している。
ート型電界効果トランジスタからなるアレイを製造する
方法が提供される。その方法によれば、第一導電型の基
板部分と第二導電型のその上側に存在する部分とを有す
る実質的に単結晶の半導体物質を用意し、前記上側に存
在する部分を貫通し前記基板部分内へ延在するトレンチ
を前記半導体物質内に形成し、前記トレンチの側壁部分
に対する容量結合を与えるために前記トレンチ内に延在
する酸化可能導体からなる薄膜層を形成し、前記酸化可
能導体を酸化してその上に厚い酸化膜を形成し、前記酸
化可能導体から全ての酸化膜を除去するのには充分でな
いような厚さへ全体的に酸化膜を除去し、第一導電型の
ドーパントをイオン注入して前記トレンチのうちの少な
くとも幾つかに隣接して前記上側に存在する部分の残存
部分内にソース拡散部を形成し、且つ前記ソース拡散部
及び本体領域へのコンタクトを形成する、上記各ステッ
プを有している。
【００３７】本発明の更に別の実施例によれば、絶縁ゲ
ート型電界効果トランジスタからなるアレイを製造する
方法が提供される。その方法によれば、第一導電型の基
板部分と第二導電型のその上に存在する部分とを有する
実質的に単結晶の半導体物質を用意し、前記半導体物質
の上に耐酸化物質からなる島状部を形成し、前記島状部
によって露出されている箇所における前記半導体物質を
エッチングして前記上側に存在する部分を除去し一方前
記島状部を部分的にアンダーカットして前記半導体物質
内にメサを形成し、前記島状部によって露出されている
箇所において前記半導体物質をイオン注入して前記基板
部分内に第二導電型の本体領域を形成し、前記耐酸化物
質からなる島状部を除去し且つ前記メサの位置において
前記半導体物質内へトレンチをエッチング形成し、前記
トレンチの側壁部分へ容量結合されている絶縁された導
電性ゲートを形成し、前記トレンチの側壁部分に対し容
量結合を与えるために前記トレンチ内に延在する酸化可
能導体からなる薄膜層を形成し、前記酸化可能導体を酸
化してその上に厚い酸化膜を形成し、前記酸化可能導体
から全ての酸化膜を除去するのには充分でないような深
さへ全体的に酸化膜を除去し、第一導電型のドーパント
をイオン注入して前記トレンチのうちの少なくとも幾つ
かに隣接する前記上側に存在する部分の残存部分内にソ
ース拡散部を形成し、且つ前記ソース拡散部及び本体領
域へのコンタクトを形成する、上記各ステップを有して
いる。
ート型電界効果トランジスタからなるアレイを製造する
方法が提供される。その方法によれば、第一導電型の基
板部分と第二導電型のその上に存在する部分とを有する
実質的に単結晶の半導体物質を用意し、前記半導体物質
の上に耐酸化物質からなる島状部を形成し、前記島状部
によって露出されている箇所における前記半導体物質を
エッチングして前記上側に存在する部分を除去し一方前
記島状部を部分的にアンダーカットして前記半導体物質
内にメサを形成し、前記島状部によって露出されている
箇所において前記半導体物質をイオン注入して前記基板
部分内に第二導電型の本体領域を形成し、前記耐酸化物
質からなる島状部を除去し且つ前記メサの位置において
前記半導体物質内へトレンチをエッチング形成し、前記
トレンチの側壁部分へ容量結合されている絶縁された導
電性ゲートを形成し、前記トレンチの側壁部分に対し容
量結合を与えるために前記トレンチ内に延在する酸化可
能導体からなる薄膜層を形成し、前記酸化可能導体を酸
化してその上に厚い酸化膜を形成し、前記酸化可能導体
から全ての酸化膜を除去するのには充分でないような深
さへ全体的に酸化膜を除去し、第一導電型のドーパント
をイオン注入して前記トレンチのうちの少なくとも幾つ
かに隣接する前記上側に存在する部分の残存部分内にソ
ース拡散部を形成し、且つ前記ソース拡散部及び本体領
域へのコンタクトを形成する、上記各ステップを有して
いる。
【００３８】本発明の更に別の実施例によれば、集積回
路が提供され、それは、第一表面から単結晶半導体物質
内へ延在する複数個のトレンチが設けられており、前記
トレンチに隣接し前記第一表面の幾つかの位置において
第一導電型のソース拡散部が前記半導体物質内に設けら
れており、且つ前記ソース拡散部の下側で前記半導体物
質内に第二導電型のチャンネル拡散部が設けられてお
り、且つ絶縁された導電性ゲートメッシュが前記複数個
のトレンチの中に埋込まれており、且つ前記トレンチの
側壁に沿っての前記チャンネル拡散部を介しての導通を
制御するために容量結合されており、前記半導体物質の
第一表面が前記トレンチから離れた位置において凹設さ
れていることを特徴としている。
路が提供され、それは、第一表面から単結晶半導体物質
内へ延在する複数個のトレンチが設けられており、前記
トレンチに隣接し前記第一表面の幾つかの位置において
第一導電型のソース拡散部が前記半導体物質内に設けら
れており、且つ前記ソース拡散部の下側で前記半導体物
質内に第二導電型のチャンネル拡散部が設けられてお
り、且つ絶縁された導電性ゲートメッシュが前記複数個
のトレンチの中に埋込まれており、且つ前記トレンチの
側壁に沿っての前記チャンネル拡散部を介しての導通を
制御するために容量結合されており、前記半導体物質の
第一表面が前記トレンチから離れた位置において凹設さ
れていることを特徴としている。
【００３９】当業者にとって明らかなように、本発明の
新規な概念は、多様な適用例にわたって変形乃至は修正
することが可能であり、従って本発明の技術的範囲は上
述した特定の実施例のいずれかに限定されるべきもので
はない。例えば、当業者にとって明らかなように、装置
の全ての領域のドーピング型を逆にすることによってＰ
チャンネル装置を容易に製造することが可能である。別
の例としては、ゲートを形成する埋設型ポリシリコンメ
ッシュは純粋にドープしたポリシリコンである必要はな
い。これは、例えば、多層付着シーケンスによって形成
することが可能であり、その場合には、少量のポリシリ
コンをコンフォーマル的即ち適合的に付着形成し、メタ
ル（例えば、タングステン）をコンフォーマル的に付着
形成し且つエッチング除去し（トレンチの側壁上にメタ
ルを残存させる）、且つ次いでポリシリコンをコンフォ
ーマル的に付着形成させて図１Ｄに示した中間的な構成
体を形成することが可能である。
新規な概念は、多様な適用例にわたって変形乃至は修正
することが可能であり、従って本発明の技術的範囲は上
述した特定の実施例のいずれかに限定されるべきもので
はない。例えば、当業者にとって明らかなように、装置
の全ての領域のドーピング型を逆にすることによってＰ
チャンネル装置を容易に製造することが可能である。別
の例としては、ゲートを形成する埋設型ポリシリコンメ
ッシュは純粋にドープしたポリシリコンである必要はな
い。これは、例えば、多層付着シーケンスによって形成
することが可能であり、その場合には、少量のポリシリ
コンをコンフォーマル的即ち適合的に付着形成し、メタ
ル（例えば、タングステン）をコンフォーマル的に付着
形成し且つエッチング除去し（トレンチの側壁上にメタ
ルを残存させる）、且つ次いでポリシリコンをコンフォ
ーマル的に付着形成させて図１Ｄに示した中間的な構成
体を形成することが可能である。
【００４０】別の例としては、上に記載した構成体は、
更に、（代替物として且つより好適なものではないが）
オン抵抗を減少させたハイブリッド電界効果／バイポー
ラ装置を製造するために種々の態様で修正することが可
能である（然しながら、このような多くの構成体は付加
的なダイオード降下を発生し、従ってトレンチ装置が最
も好適である比較的低電圧において有用なものではな
い）。
更に、（代替物として且つより好適なものではないが）
オン抵抗を減少させたハイブリッド電界効果／バイポー
ラ装置を製造するために種々の態様で修正することが可
能である（然しながら、このような多くの構成体は付加
的なダイオード降下を発生し、従ってトレンチ装置が最
も好適である比較的低電圧において有用なものではな
い）。
【００４１】更に別の例としては、上に記載した構成体
は付加的なＰ型埋込層と結合させ（且つ、好適には、そ
の上側に付加的なＮ型埋込層）スイッチ型エミッタ装置
を形成することが可能であり、その場合には、ＦＥＴ装
置が埋込エミッタバイポーラ装置への電流を制御し、そ
れは高電圧耐久能力を提供する。更に別の例としては、
上述した構成体及びプロセスはディスクリートなトラン
ジスタを製造することに関するものであるが、このプロ
セスを集積化した装置を製造するために修正することが
可能である。然しながら、集積化したプロセスは上述し
たプロセスほど簡単且つ経済的なものではない。
は付加的なＰ型埋込層と結合させ（且つ、好適には、そ
の上側に付加的なＮ型埋込層）スイッチ型エミッタ装置
を形成することが可能であり、その場合には、ＦＥＴ装
置が埋込エミッタバイポーラ装置への電流を制御し、そ
れは高電圧耐久能力を提供する。更に別の例としては、
上述した構成体及びプロセスはディスクリートなトラン
ジスタを製造することに関するものであるが、このプロ
セスを集積化した装置を製造するために修正することが
可能である。然しながら、集積化したプロセスは上述し
たプロセスほど簡単且つ経済的なものではない。
【００４２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｂ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｃ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｄ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｅ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｆ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｇ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｈ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図１Ｉ】 本発明の一実施例に基づいて半導体装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図２】 図１Ａ−１Ｉのプロセスにしたがって構成さ
れたトランジスタ構成体を示した概略平面図。
れたトランジスタ構成体を示した概略平面図。
【図３Ａ】 本発明の別の実施例に基づく集積回路を製
造する方法の一段階における状態を示した概略断面図。
造する方法の一段階における状態を示した概略断面図。
【図３Ｂ】 本発明の別の実施例に基づく集積回路を製
造する方法の一段階における状態を示した概略断面図。
造する方法の一段階における状態を示した概略断面図。
【図３Ｃ】 本発明の別の実施例に基づく集積回路を製
造する方法の一段階における状態を示した概略断面図。
造する方法の一段階における状態を示した概略断面図。
【図３Ｄ】 本発明の別の実施例に基づく集積回路を製
造する方法の一段階における状態を示した概略断面図。
造する方法の一段階における状態を示した概略断面図。
【図３Ｅ】 本発明の別の実施例に基づく集積回路を製
造する方法の一段階における状態を示した概略断面図。
造する方法の一段階における状態を示した概略断面図。
【図４】 図３Ａ−３Ｅの方法に基づいて構成されたト
ランジスタを示した概略平面図。
ランジスタを示した概略平面図。
１００ Ｎ＋基板 １０１ Ｎ−エピタキシャル層 １０２ 厚いフィールド酸化膜 １０４ Ｐ−表面領域 １０６ パッド酸化膜 １０８ 窒化シリコン層 １１２ ホトレジスト層 １１４ Ｐ型領域 １１６ 二酸化シリコン層 １１８ トレンチ １２０ ゲート酸化膜 １２２ ポリシリコン １２８ ソース領域 １３０ 薄膜メタリゼーション １３２ パッシベーション層
Claims (28)
- 【請求項１】 絶縁ゲート型電界効果トランジスタのア
レイの製造方法において、（ａ）第一導電型の第一部分
と、前記第一部分の上側に存在しており且つ第二導電型
の第二部分と、前記第二部分の上側に存在しており且つ
第一導電型の第三部分とを有する実質的に単結晶の半導
体物質を用意し、且つ前記半導体物質上に耐酸化物質を
形成し、（ｂ）前記耐酸化物質及びその下側の前記半導
体物質の両方を共通のパターンでエッチングして前記半
導体物質内にトレンチを形成し、（ｃ）前記トレンチの
側壁上に絶縁層を形成し、（ｄ）前記トレンチを充填す
る深さに酸化可能な導体を全体的にコンフォーマル的に
付着形成し、且つ前記酸化可能な導体をエッチバックし
て前記トレンチの側壁部分と容量的に結合されている前
記トレンチ内の前記酸化可能な導体の部分を残存させ、
（ｅ）前記酸化可能な導体を酸化させてその上に厚い絶
縁層を形成し、（ｆ）所望の深さの本体位置から前記半
導体物質の第三部分の実質的に全て及び前記耐酸化物質
を除去し、且つ第二導電型の付加的なノードのドーパン
トを導入し、（ｇ）前記第三部分及び第二部分の露出部
分へコンタクトを形成し、その際に前記第三部分及び第
二部分が前記トレンチ内の前記酸化可能な導体物質によ
ってゲート動作される電界効果トランジスタのソース領
域及びチャンネル領域を夫々与える、上記各ステップを
有することを特徴とする方法。 - 【請求項２】 請求項１において、前記酸化可能な導体
が基本的にポリシリコンであることを特徴とする方法。 - 【請求項３】 請求項１において、前記エッチバックス
テップ（ｂ）が異方性エッチを使用することを特徴とす
る方法。 - 【請求項４】 請求項１において、前記ステップ（ｆ）
が、単一の除去可能なマスクキング層を所定位置に維持
したまま前記酸化可能な導体の所望のコンタクト位置か
ら前記絶縁層を除去するステップと結合されていること
を特徴とする方法。 - 【請求項５】 請求項１において、前記絶縁層を形成す
るステップ（ｃ）が前記トレンチの側壁上に酸化物を成
長させることを特徴とする方法。 - 【請求項６】 請求項１において、前記半導体物質がシ
リコンであることを特徴とする方法。 - 【請求項７】 請求項１において、前記第一導電型がＮ
型であることを特徴とする方法。 - 【請求項８】 請求項１において、前記耐酸化物質が二
酸化シリコン層の上に窒化シリコン層を有することを特
徴とする方法。 - 【請求項９】 絶縁ゲート型電界効果トランジスタのア
レイを製造する方法において、（ａ）第一導電型の基板
部分と第二導電型のその上側に位置している部分とを有
する実質的に単結晶の半導体物質を用意し、（ｂ）前記
半導体物質上に耐酸化物質からなる島状部を形成し、
（ｃ）前記島状部によって露出されている前記半導体物
質をエッチングして前記上側に存在する部分を除去し且
つ前記島状部を部分的にアンダーカットして前記半導体
物質においてメサを形成し、（ｄ）前記島状部によって
露出されている前記半導体物質へイオン注入して前記基
板部分内に第二導電型の本体領域を形成し、（ｅ）前記
耐酸化物質からなる島状部を除去し、且つ前記メサの位
置において前記半導体物質内にトレンチをエッチング形
成し、（ｆ）前記トレンチの側壁部分に容量結合されて
いる絶縁されたゲートを形成し、（ｇ）前記トレンチの
少なくとも幾つかに隣接して前記上側に存在する部分の
残存部分内に第一導電型のソース拡散部を形成し、
（ｈ）前記ソース拡散部及び本体領域へのコンタクトを
形成する、上記各ステップを有することを特徴とする方
法。 - 【請求項１０】 請求項９において、前記領域が第一導
電型で高度にドープされているドレインコンタクト拡散
部へ接続するために下方向へ延在していることを特徴と
する方法。 - 【請求項１１】 請求項９において、前記半導体物質が
シリコンであることを特徴とする方法。 - 【請求項１２】 請求項９において、前記第一導電型が
Ｎ型であることを特徴とする方法。 - 【請求項１３】 請求項９において、前記耐酸化物質が
二酸化シリコン層の上に窒化シリコン層を有することを
特徴とする方法。 - 【請求項１４】 絶縁ゲート型電界効果トランジスタの
アレイを製造する方法において、（ａ）第一導電型の基
板部分と第二導電型の上側に存在する部分とを有する実
質的に単結晶の半導体物質を用意し、（ｂ）前記上側に
存在する部分を貫通して前記基板部分へ延在するトレン
チを前記半導体物質内に形成し、（ｃ）前記トレンチの
側壁部分に対して容量結合を与えるために前記トレンチ
内に延在する酸化可能導体からなる薄膜層を形成し、
（ｄ）前記酸化可能導体を酸化させてその上に厚い酸化
膜を形成し、（ｅ）前記酸化可能導体から全ての酸化膜
を除去するのには充分でない深さへ酸化膜を全体的に除
去し、（ｆ）第一導電型のドーパントをイオン注入して
前記トレンチの少なくとも幾つかに隣接して前記上側に
存在する部分の残存部分内にソース拡散部を形成し、
（ｇ）前記ソース拡散部及び本体領域へのコンタクトを
形成する、上記各ステップを有することを特徴とする方
法。 - 【請求項１５】 請求項１４において、前記領域が、第
一導電型で高度にドープされているドレインコンタクト
拡散部へ接続するために下方向へ延在していることを特
徴とする方法。 - 【請求項１６】 請求項１４において、前記半導体物質
がシリコンであることを特徴とする方法。 - 【請求項１７】 請求項１４において、前記第一導電型
がＮ型であることを特徴とする方法。 - 【請求項１８】 請求項１４において、前記耐酸化物質
が二酸化シリコン層の上に窒化シリコン層を有すること
を特徴とする方法。 - 【請求項１９】 請求項１４において、前記酸化可能導
体がポリシリコンであることを特徴とする方法。 - 【請求項２０】 絶縁ゲート型電界効果トランジスタの
アレイを製造する方法において、（ａ）第一導電型の基
板部分と第二導電型の上側に存在する部分とを有する実
質的に単結晶の半導体物質を用意し、（ｂ）前記半導体
物質の上に耐酸化物質からなる島状部を形成し、（ｃ）
前記島状部によって露出されている前記半導体物質をエ
ッチングして前記上側に存在する部分を除去し且つ前記
島状部を部分的にアンダーカットして前記半導体物質に
おいてメサを形成し、（ｄ）前記島状部によって露出さ
れている前記半導体物質をイオン注入して前記基板部分
内に第二導電型の本体領域を形成し、（ｅ）前記耐酸化
物質からなる島状部を除去し、且つ前記メサの位置にお
いて前記半導体物質内にトレンチをエッチング形成し、
（ｆ）前記トレンチの側壁部分に対して容量結合されて
いる絶縁された導電性ゲートを形成し、（ｇ）前記トレ
ンチの側壁部分に対して容量結合を与えるために前記ト
レンチ内に延在する酸化可能導体からなる薄膜層を形成
し、（ｈ）前記酸化可能導体を酸化させてその上に厚い
酸化膜を形成し、（ｉ）前記酸化可能導体から全ての酸
化膜を除去するのには充分でない深さに全体的に酸化膜
を除去し、（ｊ）第一導電型のドーパントでイオン注入
して前記トレンチの少なくとも幾つかに隣接した前記上
側に存在する部分の残存部分内にソース拡散部を形成
し、（ｋ）前記ソース拡散部及び本体領域へコンタクト
を形成する、上記各ステップを有することを特徴とする
方法。 - 【請求項２１】 請求項２０において、前記領域が第一
導電型で高度にドープされているドレインコンタクト拡
散部へ接続するために下方向へ延在していることを特徴
とする方法。 - 【請求項２２】 請求項２０において、前記半導体物質
がシリコンであることを特徴とする方法。 - 【請求項２３】 請求項２０において、前記第一導電型
がＮ型であることを特徴とする方法。 - 【請求項２４】 請求項２０において、前記耐酸化物質
が二酸化シリコン層の上に窒化シリコン層を有すること
を特徴とする方法。 - 【請求項２５】 請求項２０において、前記酸化可能導
体がポリシリコンであることを特徴とする方法。 - 【請求項２６】 集積回路において、 複数個のトレンチが単結晶半導体物質内へその第一表面
から延在しており、 第一導電型のソース拡散部が前記半導体物質内において
その第一表面の幾つかの位置において前記トレンチに隣
接して設けられており、且つ第二導電型のチャンネル拡
散部が前記半導体物質内において前記ソース拡散部の下
側に設けられており、 絶縁した導電性ゲートメッシュが前記複数個のトレンチ
内へ埋込まれており且つ前記トレンチの側壁に沿って前
記チャンネル拡散部を介しての導通を制御すべく容量結
合されており、 前記半導体物質の第一表面が前記トレンチから離れた位
置において凹設されていることを特徴とする集積回路。 - 【請求項２７】 請求項２６において、前記半導体物質
がシリコンであることを特徴とする集積回路。 - 【請求項２８】 請求項２６において、前記第一導電型
がＮ型であることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/474,711 US5648670A (en) | 1995-06-07 | 1995-06-07 | Trench MOS-gated device with a minimum number of masks |
| US474711 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340114A true JPH08340114A (ja) | 1996-12-24 |
Family
ID=23884650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132091A Pending JPH08340114A (ja) | 1995-06-07 | 1996-05-27 | 最小数のマスクによるトレンチｍｏｓゲート型装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5648670A (ja) |
| EP (2) | EP1028473A3 (ja) |
| JP (1) | JPH08340114A (ja) |
| DE (1) | DE69619434T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648670A (en) * | 1995-06-07 | 1997-07-15 | Sgs-Thomson Microelectronics, Inc. | Trench MOS-gated device with a minimum number of masks |
| US5895951A (en) * | 1996-04-05 | 1999-04-20 | Megamos Corporation | MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches |
| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5972741A (en) * | 1996-10-31 | 1999-10-26 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US5883416A (en) * | 1997-01-31 | 1999-03-16 | Megamos Corporation | Gate-contact structure to prevent contact metal penetration through gate layer without affecting breakdown voltage |
| US6110799A (en) * | 1997-06-30 | 2000-08-29 | Intersil Corporation | Trench contact process |
| US6037628A (en) * | 1997-06-30 | 2000-03-14 | Intersil Corporation | Semiconductor structures with trench contacts |
| US6429481B1 (en) | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| DE19801096B4 (de) * | 1998-01-14 | 2010-04-08 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit Grabenisolation |
| US5998288A (en) * | 1998-04-17 | 1999-12-07 | Advanced Micro Devices, Inc. | Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate |
| US6621121B2 (en) * | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| US6204097B1 (en) * | 1999-03-01 | 2001-03-20 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacture |
| US6188105B1 (en) | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| US6413822B2 (en) | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| US6191447B1 (en) * | 1999-05-28 | 2001-02-20 | Micro-Ohm Corporation | Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same |
| US6274905B1 (en) | 1999-06-30 | 2001-08-14 | Fairchild Semiconductor Corporation | Trench structure substantially filled with high-conductivity material |
| US6444581B1 (en) * | 1999-07-15 | 2002-09-03 | International Business Machines Corporation | AB etch endpoint by ABFILL compensation |
| JP3293603B2 (ja) * | 1999-09-17 | 2002-06-17 | トヨタ自動車株式会社 | 電力用半導体装置 |
| US20030060013A1 (en) * | 1999-09-24 | 2003-03-27 | Bruce D. Marchant | Method of manufacturing trench field effect transistors with trenched heavy body |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6365942B1 (en) | 2000-12-06 | 2002-04-02 | Fairchild Semiconductor Corporation | MOS-gated power device with doped polysilicon body and process for forming same |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6803626B2 (en) * | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| US6677641B2 (en) | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| JP4932088B2 (ja) | 2001-02-19 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| FI117488B (fi) * | 2001-05-16 | 2006-10-31 | Myorigo Sarl | Informaation selaus näytöllä |
| KR100400079B1 (ko) * | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| TW511297B (en) * | 2001-11-21 | 2002-11-21 | Mosel Vitelic Inc | Manufacture method of DMOS transistor |
| GB2393325B (en) | 2001-11-30 | 2006-04-19 | Shindengen Electric Mfg | Semiconductor device and manufacturing method thereof |
| US7033891B2 (en) | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| TWI237348B (en) * | 2004-08-26 | 2005-08-01 | Mosel Vitelic Inc | Method of manufacturing trench metal oxide semiconductor field effect transistor |
| JP2006196545A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法 |
| US7504306B2 (en) | 2005-04-06 | 2009-03-17 | Fairchild Semiconductor Corporation | Method of forming trench gate field effect transistor with recessed mesas |
| JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| US7446374B2 (en) * | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| WO2009039441A1 (en) | 2007-09-21 | 2009-03-26 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8704292B2 (en) * | 2010-02-23 | 2014-04-22 | Donald R. Disney | Vertical capacitive depletion field effect transistor |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| JP5691259B2 (ja) * | 2010-06-22 | 2015-04-01 | 株式会社デンソー | 半導体装置 |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| CN103337523B (zh) * | 2013-06-19 | 2016-03-02 | 张家港凯思半导体有限公司 | 一种斜沟槽超势垒整流器件及其制造方法 |
| US20150371889A1 (en) * | 2014-06-20 | 2015-12-24 | Applied Materials, Inc. | Methods for shallow trench isolation formation in a silicon germanium layer |
| US10431502B1 (en) | 2018-04-16 | 2019-10-01 | International Business Machines Corporation | Maskless epitaxial growth of phosphorus-doped Si and boron-doped SiGe (Ge) for advanced source/drain contact |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
| US4344081A (en) * | 1980-04-14 | 1982-08-10 | Supertex, Inc. | Combined DMOS and a vertical bipolar transistor device and fabrication method therefor |
| US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
| US4393391A (en) * | 1980-06-16 | 1983-07-12 | Supertex, Inc. | Power MOS transistor with a plurality of longitudinal grooves to increase channel conducting area |
| US4402003A (en) * | 1981-01-12 | 1983-08-30 | Supertex, Inc. | Composite MOS/bipolar power device |
| US4983535A (en) * | 1981-10-15 | 1991-01-08 | Siliconix Incorporated | Vertical DMOS transistor fabrication process |
| US5034785A (en) * | 1986-03-24 | 1991-07-23 | Siliconix Incorporated | Planar vertical channel DMOS structure |
| US4896196A (en) * | 1986-11-12 | 1990-01-23 | Siliconix Incorporated | Vertical DMOS power transistor with an integral operating condition sensor |
| US4956700A (en) * | 1987-08-17 | 1990-09-11 | Siliconix Incorporated | Integrated circuit with high power, vertical output transistor capability |
| US4952992A (en) * | 1987-08-18 | 1990-08-28 | Siliconix Incorporated | Method and apparatus for improving the on-voltage characteristics of a semiconductor device |
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| US4791462A (en) * | 1987-09-10 | 1988-12-13 | Siliconix Incorporated | Dense vertical j-MOS transistor |
| US4929991A (en) * | 1987-11-12 | 1990-05-29 | Siliconix Incorporated | Rugged lateral DMOS transistor structure |
| US4893160A (en) * | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| US4967245A (en) * | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
| JP2757262B2 (ja) * | 1989-06-09 | 1998-05-25 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| US4992390A (en) * | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
| GB9216953D0 (en) * | 1992-08-11 | 1992-09-23 | Philips Electronics Uk Ltd | A semiconductor component |
| US5341011A (en) * | 1993-03-15 | 1994-08-23 | Siliconix Incorporated | Short channel trenched DMOS transistor |
| GB9306895D0 (en) * | 1993-04-01 | 1993-05-26 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
| US5424231A (en) * | 1994-08-09 | 1995-06-13 | United Microelectronics Corp. | Method for manufacturing a VDMOS transistor |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| US5648670A (en) * | 1995-06-07 | 1997-07-15 | Sgs-Thomson Microelectronics, Inc. | Trench MOS-gated device with a minimum number of masks |
-
1995
- 1995-06-07 US US08/474,711 patent/US5648670A/en not_active Expired - Lifetime
-
1996
- 1996-05-08 DE DE69619434T patent/DE69619434T2/de not_active Expired - Fee Related
- 1996-05-08 EP EP00200537A patent/EP1028473A3/en not_active Withdrawn
- 1996-05-08 EP EP96303213A patent/EP0747967B1/en not_active Expired - Lifetime
- 1996-05-27 JP JP8132091A patent/JPH08340114A/ja active Pending
- 1996-08-15 US US08/689,904 patent/US5756386A/en not_active Expired - Lifetime
-
1998
- 1998-04-09 US US09/057,913 patent/US6069385A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5756386A (en) | 1998-05-26 |
| EP0747967A3 (en) | 1998-01-21 |
| DE69619434T2 (de) | 2002-11-21 |
| DE69619434D1 (de) | 2002-04-04 |
| EP0747967A2 (en) | 1996-12-11 |
| US6069385A (en) | 2000-05-30 |
| EP0747967B1 (en) | 2002-02-27 |
| EP1028473A3 (en) | 2002-05-15 |
| US5648670A (en) | 1997-07-15 |
| EP1028473A2 (en) | 2000-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08340114A (ja) | 最小数のマスクによるトレンチｍｏｓゲート型装置 | |
| CN100492604C (zh) | 场效应晶体管及其制造方法 | |
| US4967245A (en) | Trench power MOSFET device | |
| EP0217288B1 (en) | Substrate structure for a composite semiconductor device | |
| EP0088922B1 (en) | A method of forming electrodes and wiring strips on a semiconductor device | |
| US4810667A (en) | Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer | |
| US5932911A (en) | Bar field effect transistor | |
| EP0098374A2 (en) | Isolated dielectric structure for integrated circuits and method for fabricating such structure | |
| US5073516A (en) | Selective epitaxial growth process flow for semiconductor technologies | |
| JPH05102296A (ja) | 集積回路において平坦化した浅いトレンチ分離を製造する方法及びそれにより製造された構成体 | |
| JPH0744272B2 (ja) | トランジスタ製造方法 | |
| US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
| US6291310B1 (en) | Method of increasing trench density for semiconductor | |
| US4661832A (en) | Total dielectric isolation for integrated circuits | |
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| US6674128B1 (en) | Semiconductor-on-insulator device with thermoelectric cooler on surface | |
| US5834360A (en) | Method of forming an improved planar isolation structure in an integrated circuit | |
| JPS6212660B2 (ja) | ||
| KR100455806B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0118102A2 (en) | Method for manufacturing a semiconductor device | |
| JP2000349289A (ja) | 半導体装置およびその製造方法 | |
| KR20060049929A (ko) | 층 어레이의 제조 방법 | |
| US6927118B2 (en) | Method of fabricating a bipolar transistor utilizing a dry etching and a wet etching to define a base junction opening | |
| CA1312679C (en) | Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer | |
| US4987091A (en) | Process of fabricating dynamic random access memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |