JPH0744272B2 - トランジスタ製造方法 - Google Patents
トランジスタ製造方法Info
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- JPH0744272B2 JPH0744272B2 JP61065571A JP6557186A JPH0744272B2 JP H0744272 B2 JPH0744272 B2 JP H0744272B2 JP 61065571 A JP61065571 A JP 61065571A JP 6557186 A JP6557186 A JP 6557186A JP H0744272 B2 JPH0744272 B2 JP H0744272B2
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体基層に形成された領域への電気接点を形
成する方法に関する。
成する方法に関する。
〈従来の技術〉 半導体基層内の不純物濃度の異なる領域に金属を結合さ
せることは公知である。ここで金属とは、多結晶シリコ
ンのような導電性材料を含むものとする。
せることは公知である。ここで金属とは、多結晶シリコ
ンのような導電性材料を含むものとする。
第1a図は、従来技術による構造からなる二重拡散MOS（D
MOS）トランジスタの断面図である。DMOSトランジスタ
は、順に加えられる不純物の拡散が共通の縁部、または
境界に於いて相違することをを利用してチャネル長が郭
定される。
MOS）トランジスタの断面図である。DMOSトランジスタ
は、順に加えられる不純物の拡散が共通の縁部、または
境界に於いて相違することをを利用してチャネル長が郭
定される。
第1a図のトランジスタ10はＮ型基層14内に拡散されたN+
ドレイン12dを有する。Ｎ型またはＰ型基層14にはＰ領
域16が含まれる。Ｐ領域16内にはN+ソース12sが設けら
れている。Ｐ領域16の部分の上にはゲート絶縁層18が配
置され、かつゲート絶縁層18の上には多結晶シリコンゲ
ート12gが配置される。周知のように、トランジスタ10
の閾値電圧以上の電圧がゲート12gに印加されると、ソ
ース12sとドレイン12dとの間を電流が流れる。
ドレイン12dを有する。Ｎ型またはＰ型基層14にはＰ領
域16が含まれる。Ｐ領域16内にはN+ソース12sが設けら
れている。Ｐ領域16の部分の上にはゲート絶縁層18が配
置され、かつゲート絶縁層18の上には多結晶シリコンゲ
ート12gが配置される。周知のように、トランジスタ10
の閾値電圧以上の電圧がゲート12gに印加されると、ソ
ース12sとドレイン12dとの間を電流が流れる。
第1a図には金属接点22及び24が示されている。金属接点
24はソース領域12s及びＰ領域16と電気的に接続し、か
つ金属接点22はドレイン12dとの電気的に接続してい
る。更に、第３の金属接点（図示せず）が多結晶シリコ
ンゲート12gと電気的に接続している。
24はソース領域12s及びＰ領域16と電気的に接続し、か
つ金属接点22はドレイン12dとの電気的に接続してい
る。更に、第３の金属接点（図示せず）が多結晶シリコ
ンゲート12gと電気的に接続している。
第1a図示のトランジスタの従来技術による変形例を第1b
図に示す。第1b図に示すトランジスタ50に於ては、ドレ
インとして作用するN+基層52が、それよりも不純物濃度
が低いＮ領域54の下に配置されている。Ｎ領域54内には
P+領域56があり、かつP+領域56内には一対のN+領域58、
60が設けられている。N+領域58、60は、第1b図に於ては
２個の領域として図示されているが、従来技術によれ
ば、基層の表面に於いて連続する単一の領域として形成
されたトランジスタもある。N+領域58、60はトランジス
タ50のソースを形成する。
図に示す。第1b図に示すトランジスタ50に於ては、ドレ
インとして作用するN+基層52が、それよりも不純物濃度
が低いＮ領域54の下に配置されている。Ｎ領域54内には
P+領域56があり、かつP+領域56内には一対のN+領域58、
60が設けられている。N+領域58、60は、第1b図に於ては
２個の領域として図示されているが、従来技術によれ
ば、基層の表面に於いて連続する単一の領域として形成
されたトランジスタもある。N+領域58、60はトランジス
タ50のソースを形成する。
P+領域56から延長するＰ領域57の上に絶縁層62及び64が
設けられている。絶縁層62、64の上には多結晶シリコン
ゲート66、68がある。ゲート66、68は別個のものとして
図示されているが、従来技術によれば、基層の表面に於
て連続する単一の領域とすることもできる。同様に、絶
縁層62、64を連続する単一の層として形成することがで
きる。多結晶シリコンゲート66、68の電圧がトランジス
タ50の閾値電圧以上になると、ドレイン領域52とソース
領域58、60との間を電流が流れる。
設けられている。絶縁層62、64の上には多結晶シリコン
ゲート66、68がある。ゲート66、68は別個のものとして
図示されているが、従来技術によれば、基層の表面に於
て連続する単一の領域とすることもできる。同様に、絶
縁層62、64を連続する単一の層として形成することがで
きる。多結晶シリコンゲート66、68の電圧がトランジス
タ50の閾値電圧以上になると、ドレイン領域52とソース
領域58、60との間を電流が流れる。
第1b図に示すように、トランジスタ50からソース電流を
伝導する金属接点70が設けられている。別の金属接点
（図示せず）が、ゲート領域66、68と電気的に接続して
いる。このトランジスタは一般に垂直型DMOSトランジス
タと呼ばれる。
伝導する金属接点70が設けられている。別の金属接点
（図示せず）が、ゲート領域66、68と電気的に接続して
いる。このトランジスタは一般に垂直型DMOSトランジス
タと呼ばれる。
周知のように、第1a図のトランジスタ10及び第1b図のト
ランジスタ50のようなデバイスを組立る場合には、でき
る限り表面を小さくするのが望ましい。これは処理され
たシリコンが高価であり、かつ同一の機能を持つデバイ
スを小さくすればする程その価格を安くすることができ
るからである。
ランジスタ50のようなデバイスを組立る場合には、でき
る限り表面を小さくするのが望ましい。これは処理され
たシリコンが高価であり、かつ同一の機能を持つデバイ
スを小さくすればする程その価格を安くすることができ
るからである。
第1b図の金属接点70のような電気接点は比較的大きな表
面領域を占有する。一般的な電気接点の領域の寸法を第
1c図に示す。同図に示すように、例えば金属接点70のよ
うな一般的な電気接点は本体接点、即ちP+領域56aへの
接点のために６ミクロンの幅を有し、かつ更にその両側
にソース領域58、60と充分に接触し得るように３μの幅
を有する。接点の寸法をこのようにすれば、位置合せの
誤り、側方への拡散及び例えば不十分なエッチング、過
剰のエッチング及びマスクの変形のようにデバイスの全
体寸法を計算する際に考慮される様々な影響を考慮して
も、低抵抗性オーム接点が得られる。
面領域を占有する。一般的な電気接点の領域の寸法を第
1c図に示す。同図に示すように、例えば金属接点70のよ
うな一般的な電気接点は本体接点、即ちP+領域56aへの
接点のために６ミクロンの幅を有し、かつ更にその両側
にソース領域58、60と充分に接触し得るように３μの幅
を有する。接点の寸法をこのようにすれば、位置合せの
誤り、側方への拡散及び例えば不十分なエッチング、過
剰のエッチング及びマスクの変形のようにデバイスの全
体寸法を計算する際に考慮される様々な影響を考慮して
も、低抵抗性オーム接点が得られる。
従って、一般的なDMOSデバイスのセルの寸法は20ミクロ
ン乃至40ミクロンの範囲内である。電気接点の寸法を減
少させることができれば、DMOSデバイスの寸法を減少さ
せることができるので、DMOSデバイスの価格を減少させ
ることができる。
ン乃至40ミクロンの範囲内である。電気接点の寸法を減
少させることができれば、DMOSデバイスの寸法を減少さ
せることができるので、DMOSデバイスの価格を減少させ
ることができる。
〈問題点を解決するための手段〉 本発明によれば、トランジスタの電気接点を組立る方法
は、Ｎ型エピタキシャル層が形成されているＮ型基層を
有するウェハを提供する過程と該ウェハに二酸化シリコ
ン層を披着する過程とからなる。
は、Ｎ型エピタキシャル層が形成されているＮ型基層を
有するウェハを提供する過程と該ウェハに二酸化シリコ
ン層を披着する過程とからなる。
次に、従来技術を用いて二酸化シリコン層をエッチング
し、トランジスタの活性領域を形成する窓領域を残す。
その後に、前記窓領域にゲート絶縁層及び多結晶シリコ
ンゲート領域を形成し、このウェハに、第１のイオン注
入過程によって複数のＰウェルを形成し、かつ第２のイ
オン注入過程によって該Ｐウェル内に複数のＮ領域（ト
ランジスタソース）を形成する。更に、このウェハに異
方性エッチングを行なって、エピタキシャル層に複数の
Ｖ字形状の溝を形成する。別の実施例に於ては溝の底部
を平坦にする。これらの溝はＰウェル及びＮ領域を貫通
する。
し、トランジスタの活性領域を形成する窓領域を残す。
その後に、前記窓領域にゲート絶縁層及び多結晶シリコ
ンゲート領域を形成し、このウェハに、第１のイオン注
入過程によって複数のＰウェルを形成し、かつ第２のイ
オン注入過程によって該Ｐウェル内に複数のＮ領域（ト
ランジスタソース）を形成する。更に、このウェハに異
方性エッチングを行なって、エピタキシャル層に複数の
Ｖ字形状の溝を形成する。別の実施例に於ては溝の底部
を平坦にする。これらの溝はＰウェル及びＮ領域を貫通
する。
次に、このウェハにＰ型イオンを用いて第３のイオン注
入処理を行うことにより、Ｐウェル即ちトランジスタ本
体領域が溝の底部まで形成される。しかし、この第３の
イオン注入処理は、Ｎ型ソースをカウンタドープするの
には充分でない。次に、アルミニウムまたはその合金の
金属層を用いてソース及び本体領域のオームが接点を形
成する。このようにして、表面積がより小さい電気接点
を有するトランジスタが提供される。
入処理を行うことにより、Ｐウェル即ちトランジスタ本
体領域が溝の底部まで形成される。しかし、この第３の
イオン注入処理は、Ｎ型ソースをカウンタドープするの
には充分でない。次に、アルミニウムまたはその合金の
金属層を用いてソース及び本体領域のオームが接点を形
成する。このようにして、表面積がより小さい電気接点
を有するトランジスタが提供される。
以下に添付図面を参照しつつ、実施例に基づいて本発明
を詳細に説明する。
を詳細に説明する。
〈実施例〉 本発明の実施例によれば、垂直型DMOSトランジスタを形
成するための方法は、最初に約0.005乃至0.1Ω/cm2（実
施例に於いては0.07Ω/cm2）の範囲内にあるＮ型の導電
率を有するウェハを使用する。他の実施例に於ては、他
の不純物濃度を有するＮ型またはＰ型材料を使用するこ
とができる。次に、導電率が約0.5乃至30Ω/cm2（実施
例に於いては2.4Ω/cm2）でありかつ厚さが約６乃至60
ミクロン（実施例に於いては13.5ミクロン）のＮ型エピ
タキシャル層を、例えばエピタキシャル成長法により基
層の上に設ける。
成するための方法は、最初に約0.005乃至0.1Ω/cm2（実
施例に於いては0.07Ω/cm2）の範囲内にあるＮ型の導電
率を有するウェハを使用する。他の実施例に於ては、他
の不純物濃度を有するＮ型またはＰ型材料を使用するこ
とができる。次に、導電率が約0.5乃至30Ω/cm2（実施
例に於いては2.4Ω/cm2）でありかつ厚さが約６乃至60
ミクロン（実施例に於いては13.5ミクロン）のＮ型エピ
タキシャル層を、例えばエピタキシャル成長法により基
層の上に設ける。
第2a図には、その上にＮ型エピタキシャル層102を成長
させたＮ型基層100が示されている。一般にＮ型基層100
及びエピタキシャル層102の結晶配向は［100］である。
させたＮ型基層100が示されている。一般にＮ型基層100
及びエピタキシャル層102の結晶配向は［100］である。
次に、絶縁層104をＮ型エピタキシャル層102上に形成す
る。本発明の１実施例に於ては、絶縁層104は厚さ3000
乃至8000Åの二酸化シリコン層であって、例えば前記ウ
ェハを酸素雰囲気の中で約３乃至６時間、約1050乃至12
00℃の温度に加熱することによってＮ型エピタキシャル
層102の上に熱成長させる。別の方法によれば、絶縁層1
04は900乃至1100℃の水蒸気の中に0.5乃至２時間置くこ
とによって成長させることができる。本発明の別の実施
例に於ては、絶縁層104は窒化シリコン、または二酸化
シリコンと窒化シリコンとの組合せからなる。
る。本発明の１実施例に於ては、絶縁層104は厚さ3000
乃至8000Åの二酸化シリコン層であって、例えば前記ウ
ェハを酸素雰囲気の中で約３乃至６時間、約1050乃至12
00℃の温度に加熱することによってＮ型エピタキシャル
層102の上に熱成長させる。別の方法によれば、絶縁層1
04は900乃至1100℃の水蒸気の中に0.5乃至２時間置くこ
とによって成長させることができる。本発明の別の実施
例に於ては、絶縁層104は窒化シリコン、または二酸化
シリコンと窒化シリコンとの組合せからなる。
次に、絶縁層104を従来のフォトリソグラフィ技術を用
いてマスクし、トランジスタとなるべき活性領域を露出
させる。二酸化シリコンからなる絶縁層104の露出部分
を、例えば緩衝フッ化水素（HF）を用いて除去し、窓領
域108を形成する。その後に、第2b図に示すようにゲー
ト絶縁層110をウェハの上に形成し、かつ多結晶シリコ
ン層112をゲート絶縁層110の上に披着させる。
いてマスクし、トランジスタとなるべき活性領域を露出
させる。二酸化シリコンからなる絶縁層104の露出部分
を、例えば緩衝フッ化水素（HF）を用いて除去し、窓領
域108を形成する。その後に、第2b図に示すようにゲー
ト絶縁層110をウェハの上に形成し、かつ多結晶シリコ
ン層112をゲート絶縁層110の上に披着させる。
本発明の実施例に於ては、ゲート絶縁層110は約500乃至
1000Åの範囲内の厚さを有する二酸化シリコンからな
り、かつ例えばウェハを酸素または水蒸気の雰囲気内で
約900乃至1100℃に約0.5乃至２時間加熱することによっ
て形成される。本発明の別の実施例に於ては、ゲート絶
縁層110は二酸化シリコンと窒化シリコンとの組合せを
成長させまたは披着させることによって形成される。多
結晶シリコン層112は一般に4000乃至6000Åの厚さを有
し、例えば減圧気相成長技術によって形成される。
1000Åの範囲内の厚さを有する二酸化シリコンからな
り、かつ例えばウェハを酸素または水蒸気の雰囲気内で
約900乃至1100℃に約0.5乃至２時間加熱することによっ
て形成される。本発明の別の実施例に於ては、ゲート絶
縁層110は二酸化シリコンと窒化シリコンとの組合せを
成長させまたは披着させることによって形成される。多
結晶シリコン層112は一般に4000乃至6000Åの厚さを有
し、例えば減圧気相成長技術によって形成される。
多結晶シリコン層112は、一般にリンを不純物として加
えて導電率を約30乃至500Ω/cm2とし、更に従来のフォ
トリソグラフィ技術を用いてマスクしてトランジスタゲ
ート構造を郭定する。次に、多結晶シリコン層112の露
出部分を、例えばふっ化炭素（CF4）をプロセスガスと
して使用するプラズマエッチング法によってエッチング
する。多結晶シリコン層112の残存部分は、ゲート絶縁
層110がエッチングされている間のエッチングに対する
保護膜として利用される。
えて導電率を約30乃至500Ω/cm2とし、更に従来のフォ
トリソグラフィ技術を用いてマスクしてトランジスタゲ
ート構造を郭定する。次に、多結晶シリコン層112の露
出部分を、例えばふっ化炭素（CF4）をプロセスガスと
して使用するプラズマエッチング法によってエッチング
する。多結晶シリコン層112の残存部分は、ゲート絶縁
層110がエッチングされている間のエッチングに対する
保護膜として利用される。
第2d図に於て、例えばウェハを酸素の中で約0.5〜２時
間、約1000〜1100℃に加熱することによって、該ウェハ
の上に二酸化シリコン層120が形成される。ここで重要
なことは、ゲートを構成する多結晶シリコン層112の上
に形成される二酸化シリコン層120の部分が、多結晶シ
リコン層112の不純物濃度が高いことによって、約1000
〜3000Åの厚さ、即ちＮ型エピタキシャル層102の上に
形成される二酸化シリコン層120の部分の約２倍の厚さ
を有することである。
間、約1000〜1100℃に加熱することによって、該ウェハ
の上に二酸化シリコン層120が形成される。ここで重要
なことは、ゲートを構成する多結晶シリコン層112の上
に形成される二酸化シリコン層120の部分が、多結晶シ
リコン層112の不純物濃度が高いことによって、約1000
〜3000Åの厚さ、即ちＮ型エピタキシャル層102の上に
形成される二酸化シリコン層120の部分の約２倍の厚さ
を有することである。
第2d図に於ては、例えば硼素イオンを用いてイオン流が
約1013〜２×1014イオン/cm2、イオンエネルギが約40〜
120keVのＰ型イオン注入処理をウェハに行なうことによ
って、Ｎ型エピタキシャル層102にＰ領域114を形成す
る。次に、このウェハに酸素または窒素雰囲気の中で約
４〜12時間、約1100〜1200℃の温度で拡散処理を行なう
ことによって、図示するよう硼素を拡散させる。この拡
散処理の際に、二酸化シリコン層120の厚さが増加す
る。
約1013〜２×1014イオン/cm2、イオンエネルギが約40〜
120keVのＰ型イオン注入処理をウェハに行なうことによ
って、Ｎ型エピタキシャル層102にＰ領域114を形成す
る。次に、このウェハに酸素または窒素雰囲気の中で約
４〜12時間、約1100〜1200℃の温度で拡散処理を行なう
ことによって、図示するよう硼素を拡散させる。この拡
散処理の際に、二酸化シリコン層120の厚さが増加す
る。
次にこのウェハに、約50〜150keVの注入エネルギで約５
×1014〜５×1015イオン/cm2の流量のＮ型砒素イオンま
たは燐イオンの注入を行なう。更に、このウェハに、酸
素または窒素雰囲気内で約0.5〜３時間、約1000〜1150
℃の温度で拡散処理を行なうことによって、図示するよ
うに砒素または燐を拡散させる。これによってN+ソース
領域116を形成する。この拡散処理の際に、二酸化シリ
コン層120の厚さも増加する。
×1014〜５×1015イオン/cm2の流量のＮ型砒素イオンま
たは燐イオンの注入を行なう。更に、このウェハに、酸
素または窒素雰囲気内で約0.5〜３時間、約1000〜1150
℃の温度で拡散処理を行なうことによって、図示するよ
うに砒素または燐を拡散させる。これによってN+ソース
領域116を形成する。この拡散処理の際に、二酸化シリ
コン層120の厚さも増加する。
第2e図に於ては、ウェハにふっ化水素（HF）をエッチン
グガスとするエッチングを行なうことにより、Ｎ型エピ
タキシャル層102の上に形成された二酸化シリコン層120
の部分を除去する。ゲート112の上に形成された二酸化
シリコン層120の部分は、Ｎ型エピタキシャル層102の上
に形成された二酸化シリコン層120の部分の約２倍の厚
さを有するので、このエッチングはマスクを使用するこ
となく行なうことができ、かつＮ型エピタキシャル層10
2の上の二酸化シリコン層120の部分は、多結晶シリコン
からなるゲート112の上の二酸化シリコン層120の部分を
除去することなく除去することができる。
グガスとするエッチングを行なうことにより、Ｎ型エピ
タキシャル層102の上に形成された二酸化シリコン層120
の部分を除去する。ゲート112の上に形成された二酸化
シリコン層120の部分は、Ｎ型エピタキシャル層102の上
に形成された二酸化シリコン層120の部分の約２倍の厚
さを有するので、このエッチングはマスクを使用するこ
となく行なうことができ、かつＮ型エピタキシャル層10
2の上の二酸化シリコン層120の部分は、多結晶シリコン
からなるゲート112の上の二酸化シリコン層120の部分を
除去することなく除去することができる。
第2f図に於ては、酸化物からなる絶縁層104、またはゲ
ート112によって被覆されていない活性領域の部分が異
方性エッチング剤を用いてエッチングされる。周知のよ
うに、シリコンに異方性エッチングを行なうエッチング
剤としては、例えば水酸化カリウム（KOH）のように多
数のものがある。水酸化カリウムはシリコンを非優先軸
よりも優先軸に沿って非常に高速度でエッチングするの
で、Ｎ型エピタキシャル層102に溝118が形成される。溝
118の深さは、一般に絶縁層104及び二酸化シリコン層12
0の開口部の幅によって１〜10ミクロンである。
ート112によって被覆されていない活性領域の部分が異
方性エッチング剤を用いてエッチングされる。周知のよ
うに、シリコンに異方性エッチングを行なうエッチング
剤としては、例えば水酸化カリウム（KOH）のように多
数のものがある。水酸化カリウムはシリコンを非優先軸
よりも優先軸に沿って非常に高速度でエッチングするの
で、Ｎ型エピタキシャル層102に溝118が形成される。溝
118の深さは、一般に絶縁層104及び二酸化シリコン層12
0の開口部の幅によって１〜10ミクロンである。
次に、第2g図に示すように、Ｐ領域、即ち本体領域114
を溝118の底部周辺まで延長させるために、ウェハに硼
素イオンを使用する別のＰ型イオン注入処理を行なう。
このウェハは、約50乃至150のKEVのイオンエネルギーを
有する流量約５×1012乃至５×1014イオン/cm2のイオン
流を受ける。ここで重要なことは、この流量ではN+ソー
ス領域116をカウンタードープするには不十分なことで
ある。
を溝118の底部周辺まで延長させるために、ウェハに硼
素イオンを使用する別のＰ型イオン注入処理を行なう。
このウェハは、約50乃至150のKEVのイオンエネルギーを
有する流量約５×1012乃至５×1014イオン/cm2のイオン
流を受ける。ここで重要なことは、この流量ではN+ソー
ス領域116をカウンタードープするには不十分なことで
ある。
第2h図に関して、例えばアルミニウムまたはその合金か
らなる金属層122をウェハの上に披着し、電気接点とし
て使用する。本発明の実施例に於ては、金属層122は約
１乃至３ミクロンの厚さを有し、公知の真空蒸着法を用
いて被着される。次に、例えばフォトレジストをパター
ニングしかつ酢酸、硫酸及び燐酸の溶液によって金属層
122の露出部をエッチングする従来の技術を用いて、金
属層122にパターンを形成する。金属層122の残属部分が
N+ソース領域116及び114へのオーム接点を形成すること
により、他の構成要素または外部リード線及びゲート11
2と接続させることができる。
らなる金属層122をウェハの上に披着し、電気接点とし
て使用する。本発明の実施例に於ては、金属層122は約
１乃至３ミクロンの厚さを有し、公知の真空蒸着法を用
いて被着される。次に、例えばフォトレジストをパター
ニングしかつ酢酸、硫酸及び燐酸の溶液によって金属層
122の露出部をエッチングする従来の技術を用いて、金
属層122にパターンを形成する。金属層122の残属部分が
N+ソース領域116及び114へのオーム接点を形成すること
により、他の構成要素または外部リード線及びゲート11
2と接続させることができる。
第2h図はDMOSトランジスタの構造を示す。ゲート112の
電圧が前記トランジスタの閾値電圧よりも大きくなる
と、電流が金属層122からN+ソース領域116、チャネル領
域123、Ｎ型エピタキシャル層102、Ｎ型基層100を通過
してＮ型基層100の底部にあるドレイン接点（図示せ
ず）へ流れる。
電圧が前記トランジスタの閾値電圧よりも大きくなる
と、電流が金属層122からN+ソース領域116、チャネル領
域123、Ｎ型エピタキシャル層102、Ｎ型基層100を通過
してＮ型基層100の底部にあるドレイン接点（図示せ
ず）へ流れる。
第2h図のトランジスタは２個の独立したゲート構造と４
つのチャネルを有するように図示されているが、ゲート
112は第2h図の断面図の外側に於ては金属層122によって
一体的に連結されている。Ｐ領域114及びN+ソース領域1
16が同様に連結されている。
つのチャネルを有するように図示されているが、ゲート
112は第2h図の断面図の外側に於ては金属層122によって
一体的に連結されている。Ｐ領域114及びN+ソース領域1
16が同様に連結されている。
本発明の別の実施例に於ては、第2b図のゲート構造を形
成した後にウェハにＰ型イオン注入法を行なってＰ領域
114を形成する代りに、第3a図に示すように、ウェハに
Ｎ型イオン注入法を行なってN+ソース領域116を形成す
る。次に、例えば水酸化カリウム（KOH）溶液を用いて
ウェハに異方性エッチングを行ない、溝118を形成す
る。更に、このウェハにＰ型イオン注入法を行なって、
第3c図に示すようにＰ型本体領域114を形成する。上述
したように、この処理に於ける注入量はN+ソース領域11
6をカウンタードープするには不十分である。次に、多
結晶シリコン層112の上に二酸化シリコン層120を成長さ
せ、かつ第2h図に示すようにパターンを形成すると共
に、前述の実施例と同様にウェハの上に金属層122を披
着する。
成した後にウェハにＰ型イオン注入法を行なってＰ領域
114を形成する代りに、第3a図に示すように、ウェハに
Ｎ型イオン注入法を行なってN+ソース領域116を形成す
る。次に、例えば水酸化カリウム（KOH）溶液を用いて
ウェハに異方性エッチングを行ない、溝118を形成す
る。更に、このウェハにＰ型イオン注入法を行なって、
第3c図に示すようにＰ型本体領域114を形成する。上述
したように、この処理に於ける注入量はN+ソース領域11
6をカウンタードープするには不十分である。次に、多
結晶シリコン層112の上に二酸化シリコン層120を成長さ
せ、かつ第2h図に示すようにパターンを形成すると共
に、前述の実施例と同様にウェハの上に金属層122を披
着する。
本発明の更に別の実施例に於ては、異方性エッチング剤
を用いてＮ型エピタキシャル層102に完全なＶ溝をエッ
チングする代りに、第4a図に示すように平坦な底部を有
するＶ溝をＮ型エピタキシャル層102にエッチングす
る。このような平坦な底部を有するＶ溝は、完全なＶ溝
が形成される前にウェハを異方性エッチング剤から取除
くことによって形成される。平坦な底部を有する溝は溝
の底部に存在する電場を最小とするために適しており、
それによって本体領域114とＮ型エピタキシャル層102と
の間の低破壊電圧を防止することができ、かつ良好なオ
ーム接点を得るために、ソース接点としての金属層122
をＶ溝内に均一に披着させることができる。
を用いてＮ型エピタキシャル層102に完全なＶ溝をエッ
チングする代りに、第4a図に示すように平坦な底部を有
するＶ溝をＮ型エピタキシャル層102にエッチングす
る。このような平坦な底部を有するＶ溝は、完全なＶ溝
が形成される前にウェハを異方性エッチング剤から取除
くことによって形成される。平坦な底部を有する溝は溝
の底部に存在する電場を最小とするために適しており、
それによって本体領域114とＮ型エピタキシャル層102と
の間の低破壊電圧を防止することができ、かつ良好なオ
ーム接点を得るために、ソース接点としての金属層122
をＶ溝内に均一に披着させることができる。
等方性ウェットエッチング技術またはプラズマエッチン
グ技術を用いることによっても、第4a図に示す形状と概
ね類似の形状を有する領域をエッチングすることができ
る。第4a図示のデバイスの作用は第2h図示のデバイスの
作用と同一である。
グ技術を用いることによっても、第4a図に示す形状と概
ね類似の形状を有する領域をエッチングすることができ
る。第4a図示のデバイスの作用は第2h図示のデバイスの
作用と同一である。
第4b図及び第4c図には、本発明の別の実施例によるトラ
ンジスタが示されている。
ンジスタが示されている。
第4b図のトランジスタに於ては、第2a図乃至第2h図及び
第4a図の実施例のように２個のソース領域116と２個の
ゲート領域112を使用する代りに、単一のソース領域11
6′と単一のゲート領域112′とが平坦な底部を有するＶ
溝に接続させて該溝の一側部に配置されている。
第4a図の実施例のように２個のソース領域116と２個の
ゲート領域112を使用する代りに、単一のソース領域11
6′と単一のゲート領域112′とが平坦な底部を有するＶ
溝に接続させて該溝の一側部に配置されている。
同様に、第4c図のトランジスタはＶ溝に接続された単一
のゲート領域112′と単一のソース領域116′とを有す
る。また、第4c図に示すように、基層100に形成された
ドレイン領域130によって横型DMOSトランジスタが形成
される。ドレイン領域130には、金属接点131が電気的に
接続されている。このような構造は、エピタキシャル層
に形成することもできる。
のゲート領域112′と単一のソース領域116′とを有す
る。また、第4c図に示すように、基層100に形成された
ドレイン領域130によって横型DMOSトランジスタが形成
される。ドレイン領域130には、金属接点131が電気的に
接続されている。このような構造は、エピタキシャル層
に形成することもできる。
第2h図、第4a図乃至第4c図には、トランジスタの上に接
点の幅が記載されている。一般的なセルの寸法を幅35ミ
クロンとし、従来技術による第1c図示の接点のように幅
12ミクロンの接点を有するとすれば、本発明によれば、
第4a図及び第4b図に示すように接点の幅が８ミクロンの
場合には、正方形セルのトランジスタ領域を最初の寸法
に対して（31/35）２即ち78.4％（961平方ミクロン対12
25平方ミクロン）まで減少する。これによって面積を小
さくしかつ同一のソースを有するデバイスを形成するた
めのダイを小さくすることができる。
点の幅が記載されている。一般的なセルの寸法を幅35ミ
クロンとし、従来技術による第1c図示の接点のように幅
12ミクロンの接点を有するとすれば、本発明によれば、
第4a図及び第4b図に示すように接点の幅が８ミクロンの
場合には、正方形セルのトランジスタ領域を最初の寸法
に対して（31/35）２即ち78.4％（961平方ミクロン対12
25平方ミクロン）まで減少する。これによって面積を小
さくしかつ同一のソースを有するデバイスを形成するた
めのダイを小さくすることができる。
同様に、第2h図及び第4c図に示す接点の場合には、トラ
ンジスタの面積をもとの大きさの（29/35）２即ち66.1
％（841平方ミクロン対1225平方ミクロン）まで減少す
る。
ンジスタの面積をもとの大きさの（29/35）２即ち66.1
％（841平方ミクロン対1225平方ミクロン）まで減少す
る。
周知の様に、例えば第1b図に示す従来のDMOSトランジス
タの場合に、急激に変化するドレイン電圧によってソー
ス60の下のトランジスタの本体領域57に第1b図に示すよ
うな横方向の電流の流れが生じる。この動作は本体−ド
レイン接合容量を充電するのに必要な変位電流によって
起こる。この電流Ｉにソースの下の本体領域の抵抗Ｒを
掛けて0.6ボルト（Ｖ＝Ｉ×Ｒ）を超える場合には、ソ
ース領域116と本体領域114とエピタキシャル層102とに
よって形成される寄生バイポーラトランジスタにバイア
スがかかり、DMOSトランジスタの破壊特性が大きく変化
する。本発明によれば、ソースの下の本体領域の横方向
の寸法が減少するので、本発明によるDMOSトランジスタ
は急激に変動するドレイン電圧に対する感度が低くなっ
ている。本発明の実施例に於てはソース領域の長さが３
乃至５ミクロンであるのに対し、第1b図の従来技術によ
るDMOSトランジスタの場合は６乃至８ミクロンである。
タの場合に、急激に変化するドレイン電圧によってソー
ス60の下のトランジスタの本体領域57に第1b図に示すよ
うな横方向の電流の流れが生じる。この動作は本体−ド
レイン接合容量を充電するのに必要な変位電流によって
起こる。この電流Ｉにソースの下の本体領域の抵抗Ｒを
掛けて0.6ボルト（Ｖ＝Ｉ×Ｒ）を超える場合には、ソ
ース領域116と本体領域114とエピタキシャル層102とに
よって形成される寄生バイポーラトランジスタにバイア
スがかかり、DMOSトランジスタの破壊特性が大きく変化
する。本発明によれば、ソースの下の本体領域の横方向
の寸法が減少するので、本発明によるDMOSトランジスタ
は急激に変動するドレイン電圧に対する感度が低くなっ
ている。本発明の実施例に於てはソース領域の長さが３
乃至５ミクロンであるのに対し、第1b図の従来技術によ
るDMOSトランジスタの場合は６乃至８ミクロンである。
ソースの下の本体領域の抵抗が低くなると、寄生バイポ
ーラトランジスタをターンオンしまたはDMOSトランジス
タに於てシリコン制御整流器（SCR）をラッチアップさ
せるのに必要なフラッシュ放射線量が増加する。第2h図
に於てソース領域116、本体領域114、及びＮ型エピタキ
シャル層102が寄生NPNトランジスタを形成し、本体領域
114、Ｎ型エピタキシャル層102及び第２の本体領域11
4′が寄生PNPトランジスタを形成する。寄生NPNトラン
ジスタと寄生PNPトランジスタとが寄生シリコン制御整
流器を形成する。
ーラトランジスタをターンオンしまたはDMOSトランジス
タに於てシリコン制御整流器（SCR）をラッチアップさ
せるのに必要なフラッシュ放射線量が増加する。第2h図
に於てソース領域116、本体領域114、及びＮ型エピタキ
シャル層102が寄生NPNトランジスタを形成し、本体領域
114、Ｎ型エピタキシャル層102及び第２の本体領域11
4′が寄生PNPトランジスタを形成する。寄生NPNトラン
ジスタと寄生PNPトランジスタとが寄生シリコン制御整
流器を形成する。
周知のようにブラッシュ放射は複数対の空腔を発生させ
る核現象の結果である。これによってソースの下の本体
領域に電流が流れ、かつ寄生バイポーラトランジスタが
ターンオンされまたはシリコン制御整流器がラッチアッ
プされると共に、急激に変化するドレイン電圧の結果と
して上述の問題が発生する。
る核現象の結果である。これによってソースの下の本体
領域に電流が流れ、かつ寄生バイポーラトランジスタが
ターンオンされまたはシリコン制御整流器がラッチアッ
プされると共に、急激に変化するドレイン電圧の結果と
して上述の問題が発生する。
以上本発明を特定の実施例に基づいて詳述したが、本発
明の技術的範囲から逸脱することなく様々な変形または
変更を加えて実施し得ることは当業者にとって明らかで
ある。
明の技術的範囲から逸脱することなく様々な変形または
変更を加えて実施し得ることは当業者にとって明らかで
ある。
例えば、Ｖ字溝型の接点はDMOSトランジスタ以外のデバ
イス、例えば従来のDMOSトランジスタ、ダイオードまた
は他の基層に形成されたデバイスに使用することができ
る。更に、本発明を利用してＰ型チャネルまたはＮ型チ
ャネルを用いてトランジスタを形成することができる。
また、トランジスタのゲートは多結晶シリコンの他に金
属またはケイ化物であっても良い。
イス、例えば従来のDMOSトランジスタ、ダイオードまた
は他の基層に形成されたデバイスに使用することができ
る。更に、本発明を利用してＰ型チャネルまたはＮ型チ
ャネルを用いてトランジスタを形成することができる。
また、トランジスタのゲートは多結晶シリコンの他に金
属またはケイ化物であっても良い。
本発明による方法は、DMOSトランジスタの他にMOSゲー
トシリコン制御整流器及びMOSゲート絶縁ゲートトラン
ジスタの製造に使用することができる。MOSゲートシリ
コン制御整流器については、1982年モータローラ・イン
コーポレイテッド（Motorola,InC.）発行のエンジニア
リングブレティン（Engineering Bulletin）EB103に掲
載されたアルシャーニック（Al Pshaenich）著の「The
MOS SCR,ア・ニュー・サイリスタ・テクノロジ」（The
MOS SCR,A New Thyristor Technology）に詳細に記載さ
れている。絶縁ゲートトランジスタについては、1984年
６月発行のIEEE・トランスアクションズ・オン・エレク
トロン・デバイシズ（IEEE transactions on Electron
Devices）第ED−31巻No.6に掲載されたビー・ジェー・
バリガ等（B.J.Baliga）著の「デ・インシュレイテッド
・ゲート・トランジスタ：ア・ニュー・スリー−ターミ
ナル・MOS−コントロールド・バイポーラ・パワー・デ
バイス」（The Insulated Gate Transistor:A New Tree
−Terminal MOS−Controlled Bipolar Power Device）
に記載されている。このように、本発明は特許請求の範
囲に記載された技術的範囲に於て様々な変形及び変更を
加えることができる。
トシリコン制御整流器及びMOSゲート絶縁ゲートトラン
ジスタの製造に使用することができる。MOSゲートシリ
コン制御整流器については、1982年モータローラ・イン
コーポレイテッド（Motorola,InC.）発行のエンジニア
リングブレティン（Engineering Bulletin）EB103に掲
載されたアルシャーニック（Al Pshaenich）著の「The
MOS SCR,ア・ニュー・サイリスタ・テクノロジ」（The
MOS SCR,A New Thyristor Technology）に詳細に記載さ
れている。絶縁ゲートトランジスタについては、1984年
６月発行のIEEE・トランスアクションズ・オン・エレク
トロン・デバイシズ（IEEE transactions on Electron
Devices）第ED−31巻No.6に掲載されたビー・ジェー・
バリガ等（B.J.Baliga）著の「デ・インシュレイテッド
・ゲート・トランジスタ：ア・ニュー・スリー−ターミ
ナル・MOS−コントロールド・バイポーラ・パワー・デ
バイス」（The Insulated Gate Transistor:A New Tree
−Terminal MOS−Controlled Bipolar Power Device）
に記載されている。このように、本発明は特許請求の範
囲に記載された技術的範囲に於て様々な変形及び変更を
加えることができる。
第1a図乃至第1c図は従来技術によるDMOSトランジスタの
断面図である。 第2a図乃至第2h図は本発明による方法の第１実施例の各
過程に於けるDMOSトランジスタの断面図である。 第3a図乃至第3c図は本発明による方法の第２実施例の各
過程に於けるDMOSトランジスタの断面図である。 第4a図乃至第4c図は、本発明による電気接点の他の実施
例の断面図である。 10……トランジスタ、12d……N+ドレイン 12g…ゲート、12s……N+ソース 14……Ｎ型基層、16……Ｐ領域 18……ゲート絶縁層、22、24……金属接点 50……トランジスタ、52……N+基層 54……Ｎ領域、56……P+領域 57……Ｐ領域、58、60……N+領域 62、64……絶縁層、66、68……ゲート 70……金属接点、100……Ｎ型基層 102……Ｎ型エピタキシャル層 104……絶縁層、108……窓領域 110……ゲート絶縁層 112、112′……多結晶シリコン層、ゲート 114、114′……Ｐ領域、本体領域 116、116′……ソース領域 118……溝、120……二酸化シリコン層 122……金属層、123……チャネル領域 130……ドレイン領域 131……金属点
断面図である。 第2a図乃至第2h図は本発明による方法の第１実施例の各
過程に於けるDMOSトランジスタの断面図である。 第3a図乃至第3c図は本発明による方法の第２実施例の各
過程に於けるDMOSトランジスタの断面図である。 第4a図乃至第4c図は、本発明による電気接点の他の実施
例の断面図である。 10……トランジスタ、12d……N+ドレイン 12g…ゲート、12s……N+ソース 14……Ｎ型基層、16……Ｐ領域 18……ゲート絶縁層、22、24……金属接点 50……トランジスタ、52……N+基層 54……Ｎ領域、56……P+領域 57……Ｐ領域、58、60……N+領域 62、64……絶縁層、66、68……ゲート 70……金属接点、100……Ｎ型基層 102……Ｎ型エピタキシャル層 104……絶縁層、108……窓領域 110……ゲート絶縁層 112、112′……多結晶シリコン層、ゲート 114、114′……Ｐ領域、本体領域 116、116′……ソース領域 118……溝、120……二酸化シリコン層 122……金属層、123……チャネル領域 130……ドレイン領域 131……金属点
Claims (21)
- 【請求項１】トランジスタ製造方法であって、 第１導電型の半導体材料の第１の領域の上に、ゲートを
形成する過程と、 前記第１領域内に、前記第１導電型とは相異なる第２導
電型の第３領域を形成する過程と、 前記半導体材料の中に、前記第３領域によって囲繞され
ると共に前記第１領域よりも高い不純物濃度を備えた前
記第１導電型の第２領域を形成する過程と、 前記半導体材料内に、前記第２領域と前記第３領域を貫
通する溝をエッチングする過程と、 前記溝をエッチングする過程の後に、前記半導体材料内
に前記第２導電型の不純物を更に導入することによっ
て、前記溝の下に前記第３領域を延在させる過程と、 前記第２領域と、前記溝内の前記第３領域とを電気的に
接続する導電性材料の層を前記溝内に堆積する過程とを
有することを特徴とするトランジスタ製造方法。 - 【請求項２】前記半導体材料がシリコンからなり、シリ
コン酸化膜が、前記第２領域を形成する過程と、前記溝
をエッチングする過程が実施される間に前記第２領域内
に形成され、 前記溝をエッチングする過程の前に、HF溶液によって前
記第２領域の上に形成された前記シリコン酸化膜を除去
する過程を更に有することを特徴とする請求項１に記載
の方法。 - 【請求項３】前記基層がシリコンからなることを特徴と
する請求項１に記載の方法。 - 【請求項４】前記溝が異方性エッチング技術によって形
成されることを特徴とする請求項３に記載の方法。 - 【請求項５】KOHが、異方性エッチング液として用いら
れることを特徴とする請求項４に記載の方法。 - 【請求項６】前記半導体材料の配向が［100］であるこ
とを特徴とする請求項５に記載の方法。 - 【請求項７】前記導電性材料が、アルミニウムからなる
ことを特徴とする請求項１に記載の方法。 - 【請求項８】前記ゲートが、前記半導体材料の主面の上
に形成され、 前記主面に、ドレイン接続部として働く、前記第１領域
と接触する導電性材料を形成する過程を更に有すること
を特徴とする請求項１に記載の方法。 - 【請求項９】前記第１、第２及び第３領域が、各々、前
記トランジスタのドレイン、ソース及びボディ領域とし
て働くことを特徴とする請求項１に記載の方法。 - 【請求項１０】前記トランジスタがDMOSトランジスタか
らなることを特徴とする請求項１に記載の方法。 - 【請求項１１】前記溝が平坦な底面を有することを特徴
とする請求項１に記載の方法。 - 【請求項１２】前記溝の壁が一点に集中することを特徴
とする請求項１に記載の方法。 - 【請求項１３】前記トランジスタがラテラルトランジス
タからなることを特徴とする請求項１に記載の方法。 - 【請求項１４】前記第３領域が前記第２領域の周縁部を
完全に囲繞することを特徴とする請求項１に記載の方
法。 - 【請求項１５】導電性材料層を堆積する前記過程が、 前記溝内と前記第１領域の主面の１部の上に延在する導
電性材料層を形成する過程を更に有し、 前記溝内の前記導電性材料が、前記主面の前記第１領域
と接触する前記導電性材料と接触することのないように
前記導電性材料層をパターン化する過程を更に有するこ
とを特徴とする請求項１に記載の方法。 - 【請求項１６】トランジスタ製造方法であって、 第１導電型の半導体材料の第１の領域の上にゲートを形
成する過程と、 前記第１領域よりも高い不純物濃度を備えた前記第１導
電型の第２領域を前記半導体材料内に形成する過程と、 前記トランジスタのボディ領域を形成する前に、前記第
２領域から前記第１領域へ延在する溝を前記半導体材料
内にエッチングする過程と、 前記溝をエッチングする過程の後に、前記半導体材料内
に第２導電型の不純物を導入し、前記トランジスタのボ
ディ領域として働き、かつ前記第２領域を囲繞し、かつ
前記溝の下に延在する前記第２導電型の第３領域を形成
する過程と、 前記第２領域と、前記溝内の前記第３領域に電気的に接
触する導電性材料層を前記溝内に堆積する過程とを有す
ることを特徴とするトランジスタ製造方法。 - 【請求項１７】前記ゲートが、前記半導体材料の主面の
上に形成され、 前記主面で前記第１領域と接触し、かつドレイン接触部
として働く導電性材料を形成する過程を更に有すること
を特徴とする請求項16に記載の方法。 - 【請求項１８】前記第１、第２及び第３領域は、各々前
記トランジスタのドレイン、ソース及びボディ領域とし
て働くことを特徴とする請求項16に記載の方法。 - 【請求項１９】前記溝が平坦な底面を有することを特徴
とする請求項16に記載の方法。 - 【請求項２０】前記溝の壁が、一点に集中することを特
徴とする請求項16に記載の方法。 - 【請求項２１】前記トランジスタが、ラテラルトランジ
スタからなることを特徴とする請求項16に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/757,582 US4682405A (en) | 1985-07-22 | 1985-07-22 | Methods for forming lateral and vertical DMOS transistors |
| US757582 | 1985-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223171A JPS6223171A (ja) | 1987-01-31 |
| JPH0744272B2 true JPH0744272B2 (ja) | 1995-05-15 |
Family
ID=25048391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065571A Expired - Lifetime JPH0744272B2 (ja) | 1985-07-22 | 1986-03-24 | トランジスタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4682405A (ja) |
| EP (1) | EP0209949A2 (ja) |
| JP (1) | JPH0744272B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US4786614A (en) * | 1987-02-26 | 1988-11-22 | Siliconix Incorporated | Method of fabricating a high voltage semiconductor device having a pair of V-shaped isolation grooves |
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| JPH02267944A (ja) * | 1989-03-15 | 1990-11-01 | Siemens Ag | 電力用ｍｏｓｆｅｔ |
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| DE69329999T2 (de) * | 1993-12-29 | 2001-09-13 | Cons Ric Microelettronica | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
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-
1985
- 1985-07-22 US US06/757,582 patent/US4682405A/en not_active Expired - Lifetime
-
1986
- 1986-03-24 JP JP61065571A patent/JPH0744272B2/ja not_active Expired - Lifetime
- 1986-07-16 EP EP86201246A patent/EP0209949A2/en not_active Withdrawn
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