JPH11145155A - 半絶縁ポリシリコン(sipos)膜を用いた電力半導体装置の製造方法 - Google Patents

半絶縁ポリシリコン(sipos)膜を用いた電力半導体装置の製造方法

Info

Publication number
JPH11145155A
JPH11145155A JP10255291A JP25529198A JPH11145155A JP H11145155 A JPH11145155 A JP H11145155A JP 10255291 A JP10255291 A JP 10255291A JP 25529198 A JP25529198 A JP 25529198A JP H11145155 A JPH11145155 A JP H11145155A
Authority
JP
Japan
Prior art keywords
region
forming
film
semiconductor substrate
channel stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10255291A
Other languages
English (en)
Other versions
JP4401453B2 (ja
Inventor
Chanho Park
贊 毫 朴
Jae-Hong Park
宰 弘 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11145155A publication Critical patent/JPH11145155A/ja
Application granted granted Critical
Publication of JP4401453B2 publication Critical patent/JP4401453B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/405Resistive arrangements, e.g. resistive or semi-insulating field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66136PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • H01L29/66295Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

(57)【要約】 【課題】 低コストでボイドのない良好な特性の電力用
半導体装置を製造することができる電力半導体装置の製
造方法を提供すること。 【解決手段】 酸化膜の膜厚差を利用して全面エッチン
グにより酸化膜36dをフィールド領域にのみ残す。す
ると、ベース領域38、エミッタ領域40、チャンネル
ストップ領域68上ではSIPOS膜44のみとなり、
コンタクトホールを開孔するとき酸化膜を食刻する必要
がなくなるので、酸化膜を乾式食刻または湿式食刻する
場合に問題となる高コストまたはボイドの発生を解消で
きる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電力半導体装置の製
造方法に係り、特に半絶縁ポリシリコン(SIPOS)膜を
用いて高ブレークダウン電圧構造を実現し得る電力半導
体装置の製造方法に関する。
【0002】
【従来の技術】近年、応用機器の大型化・大容量化が進
むにつれ、高ブレークダウン電圧、大電流及び高速スイ
ッチング特性を有する電力用半導体素子の必要性が高ま
りつつある。特に、電力半導体装置は、非常に大きな電
流を流しながらも導通状態における電力損を低減するた
めに、低い飽和電圧を必要としている。さらに、オフ状
態、あるいはスイッチがオフされる瞬間電力半導体装置
の両端に印加される逆方向の高電圧に耐え得る特性、す
なわち、高ブレークダウン電圧特性が基本的に要求され
る。
【0003】半導体装置のブレークダウン電圧はPN接合
に形成される空乏領域によって決定されるが、これはPN
接合に印加される電圧の大部分が空乏領域に印加される
からである。このブレークダウン電圧は空乏領域の曲率
に影響されることが知られている。すなわち、プレーナ
接合において、平らな部分よりも曲率を有する部分に電
界が集中する電界集中効果が生じる。これにより、接合
のエッジ部でアバランシェブレークダウンが生じ易くな
り、全体の空乏領域のブレークダウン電圧が減少する。
【0004】接合のエッジ部に電界が集中する現象を食
い止めるための各種の技術が提案されている。中でも、
プレーナ接合のエッジ部と隣接するフィールド領域の基
板上にフィールドプレートを形成する方法(参照文
献:"Power Semiconductor Device"、1996年、B.J.Bali
ga著、pp100 〜102 )や、フィールド領域の基板内に前
記接合部と逆の導電型の不純物層であるフィールドリミ
ッティングリング(fieldlimiting ring )を形成する
方法、及びプレーナ接合の形成された基板上に半絶縁性
ポリシリコン(Semi-Insulating POlycrystalline Sili
con ;以下"SIPOS"と称する)膜を形成する方法などが
ある。この方法はいずれも空乏領域の曲率を改善してブ
レークダウン電圧を増大させる方法である。
【0005】このうち、SIPOS 膜を利用する方法は、割
と手軽い工程でブレークダウン電圧を増大させることが
でき、しかもシリコン基板における表面状態効果を除去
して素子の特性を安定化し得るなどの理由で、最近注目
されている技術である。
【0006】図1及び図2は、従来のSIPOS を用いた電
力トランジスタを示す断面図である。図1を参照すれ
ば、第1導電型の高濃度(N + )コレクタ領域2及び低
濃度(N - )コレクタ領域4 を底層として、第2導電型
のP + ベース領域6が形成されている。このベース領域
6内には、第1導電型のN + エミッタ領域8が形成され
ている。ベース領域6から一定間隔離れたフィールド領
域には、素子分離のためのN + チャンネルストップ領域
10が形成されている。そして、半導体基板上には、例え
ば、酸化膜よりなる絶縁膜12及びSIPOS 膜14が順次積
層されている。また、前記ベース領域6 、エミッタ領
域8 及びチャンネルストップ領域10をそれぞれ露出させ
るコンタクトホールを介して前記領域と接続されるベー
ス電極16、エミッタ電極18及び等電位電極22がそれぞれ
形成されている。さらに、前記高濃度(N + )コレクタ
領域2の裏面にはコレクタ領域電極20が形成されてい
る。
【0007】上記した従来の電力トランジスタによる
と、絶縁膜12及びSIPOS 膜14を蒸着した後にベース電極
16、エミッタ電極18及び等電位電極22を形成するため
に、前記絶縁膜12及びSIPOS 膜14を食刻することにな
る。このとき、乾式食刻または湿式食刻方法が使用され
る。
【0008】
【発明が解決しようとする課題】ところが、絶縁膜12を
乾式食刻する工程はコストがかかり、生産性の低下につ
ながる。一方、湿式食刻方法を利用する場合は、湿式食
刻の等方性食刻特性が原因で、図2に示すように、SIPO
S 膜14の下部にボイド(図面において符号V)が生じて
しまう。絶縁膜12と電極16、18との間に形成されるボイ
ドは湿気及び膨張係数の違いが理由で素子の信頼性に悪
影響を及ぼす。特に、トランジスタの一般的な製造工程
ではベースコンタクト及びエミッタコンタクトの形成工
程が同時になされるから、エミッタコンタクトのオーバ
エッチングによりエミッタコンタクトのボイドが一層大
きくなるという問題点がある。
【0009】本発明の目的は、製造コストを削減し、か
つ素子の信頼性を向上させることのできる電力半導体装
置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の第1の電力半導
体装置の製造方法は、半導体基板に第1導電型のコレク
タ領域を形成する段階と、前記半導体基板上に、ベース
領域の形成される領域の半導体基板を露出させる第1の
絶縁膜を形成する段階と、前記コレクタ領域内に第2導
電型のベース領域を形成するとともに、場所によって膜
厚の異なる第2の絶縁膜を前記半導体基板の全面に形成
する段階と、エミッタ領域及びチャンネルストップ領域
の形成される領域の半導体基板を露出させる段階と、前
記ベース領域内に第1導電型のエミッタ領域を形成し、
同時に前記コレクタ領域内に第1導電型のチャンネルス
トップ領域を形成するとともに、場所によって膜厚の異
なる第3の絶縁膜を前記半導体基板の全面に形成する段
階と、膜厚差を利用して、前記ベース領域とチャンネル
ストップ領域との間のフィールド領域に限って前記第3
の絶縁膜を残す段階と、結果物の全面に半絶縁ポリシリ
コン膜を形成した後、ベース領域、エミッタ領域及びチ
ャンネルストップ領域の一部を露出させる段階と、前記
ベース領域、エミッタ領域及びチャンネルストップ領域
とそれぞれ接続されるベース電極、エミッタ電極及び等
電位電極を形成する段階とを具備することを特徴とす
る。この製造方法において、前記半絶縁ポリシリコン膜
を形成した後に、その上に保護膜を形成するようにして
もよい。
【0011】本発明の第2の電力半導体装置の製造方法
は、半導体基板に第1導電型のカソード領域を形成する
段階と、前記カソード領域の形成された半導体基板上
に、アノード領域の形成される領域の半導体基板を露出
させる第1の絶縁膜を形成する段階と、前記カソード領
域内に第2導電型のアノード領域を形成するとともに、
場所によって膜厚の異なる第2の絶縁膜を前記半導体基
板の全面に形成する段階と、チャンネルストップ領域の
形成される領域の半導体基板を露出させる段階と、前記
カソード領域内に第1導電型のチャンネルストップ領域
を形成するとともに、場所によって膜厚の異なる第3の
絶縁膜を前記半導体基板の全面に形成する段階と、膜厚
差を利用して、前記アノード領域とチャンネルストップ
領域との間のフィールド領域に限って前記第3の絶縁膜
を残す段階と、結果物の全面に半絶縁ポリシリコン膜を
形成した後に、アノード領域及びチャンネルストップ領
域の一部を露出させる段階と、前記カソード領域、アノ
ード領域及びチャンネルストップ領域とそれぞれ接続さ
れるカソード電極、アノード電極及び等電位電極を形成
する段階とを具備することを特徴とする。この製造方法
において、前記半絶縁ポリシリコン膜を形成した後に、
その上に保護膜を形成するようにしてもよい。
【0012】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の実施の形態について詳細に説明する。但し、本発明
の実施の形態は種々の他の形態に変形可能であり、本発
明の範囲が以下の実施の形態に限定されることはない。
本発明の実施の形態は単に当業界における通常の知識を
有した者に対して本発明をより完全に説明するために提
供されるものである。図面において層や領域などの厚さ
は、明細書の明確性のために誇張されたものである。図
面上において同一の符号は同一の要素を指している。さ
らに、ある層が他の層または基板の" 上部" にあると記
載された場合、前記ある層が前記他の層または基板の上
部に直接存在することもあれば、その間に第3の層が挟
まれることもある。さらに、実施の形態で特定の用語が
使用されるが、これは単に本発明を説明するための目的
で使用されたものであって、意味の限定や特許請求の範
囲に記載された本発明の範囲を制限するために使用され
たものではない。
【0013】<実施の形態1>図3ないし図7は本発明
の一実施の形態に係る電力半導体装置の製造方法を説明
するための断面図である。図3は、ベース領域を形成す
るための第1のマスク36a を形成する段階を示す。具体
的には、第1導電型、例えばN型の不純物が高濃度及び
低濃度でドープされたコレクタ領域32、34が形成された
半導体基板上に絶縁膜、例えば、酸化膜を形成する。次
に、通常の写真食刻工程を適用して前記酸化膜をパター
ニングすることにより、ベース領域を形成するための第
1のマスク36a を形成する。
【0014】前記高濃度及び低濃度のコレクタ領域32、
34は、周知の如く、拡散またはエピタキシャル法を利用
して形成することができる。例えば、拡散方法を利用す
る場合は、例えばリン(P ;Phosphorus)などのN型の
不純物が低濃度でドープされた半導体基板の裏面にN型
の不純物を高濃度でイオン注入した後熱処理を施して、
不純物イオンを広がらせることにより形成できる。一
方、エピタキシャル法を利用する場合は、N型の不純物
が高濃度でドープされた半導体基板上に低濃度のエピタ
キシャル層を成長させることにより形成できる。
【0015】図4は、ベース領域38を形成する段階と、
エミッタ領域及びチャンネルストップ領域用の第2のマ
スク36b を形成する段階を示す。具体的には、前記第1
のマスク(図3における36a )を用いて前記低濃度(N
)コレクタ領域34内に、例えば、硼素(B ;Boron )
などのP型の不純物を高濃度でイオン注入した後に熱処
理を施し、P + ベース領域38を形成する。このとき、前
記熱処理工程により半導体基板上には酸化膜が成長し、
フィールド領域及びアクティブ領域における酸化膜の膜
厚が異なってくる。次に、写真食刻工程を適用して前記
酸化膜をパターニングし、エミッタ領域及びチャンネル
ストップ領域が形成される領域の半導体基板を露出させ
る第2のマスク36b を形成する。
【0016】図5は、ベース領域38内にエミッタ領域40
を形成し、かつベース領域38から一定距離離れたコレク
タ領域34内にチャンネルストップ領域42を形成する段階
を示す。具体的には、前記第2のマスク(図4における
36b )を用いて前記半導体基板内に、例えば、リン(P
)などのN型の不純物を高濃度でイオン注入した後に
熱処理を施し、N + エミッタ領域40及びチャンネルスト
ップ領域42を形成する。この際、前記熱処理工程により
半導体基板上には酸化膜が改めて成長し、図示のように
フィールド領域、ベース領域及びエミッタ領域の上部の
酸化膜36c の膜厚が互いに異なるようになる。
【0017】図6は、SIPOS 膜44を形成する段階を示
す。具体的には、前記酸化膜36c を食刻して、アクティ
ブ領域の半導体基板が露出されるようにする。このと
き、希釈されたフッ酸(HF)溶液の如き通常の酸化膜食
刻液を用いて、タイムエッチ(time etch )法によりア
クティブ領域、つまり、ベース領域38及びエミッタ領域
40の上部に形成された酸化膜が完全に食刻される程度に
食刻を進める。フィールド領域に残存する酸化膜36d の
膜厚が略0.2 μm 〜2.0 μm 程度となるように食刻を行
うことが好ましい。そして、以上のように、酸化膜の膜
厚が部分的に異なることを利用して酸化膜をタイムエッ
チすると、別途の写真工程無しでも、図示のように、フ
ィールド領域に限って酸化膜36d が残存するようにな
る。これにより、後述するコンタクトホールの開孔時、
酸化膜を食刻する必要がなくなるので、従来のように酸
化膜を乾式食刻または湿式食刻する場合に問題となる高
コストまたはボイドの発生を解消できる。次に、化学気
相蒸着(Chemical Vapor Deposition ;CVD )または低
圧化学気相蒸着(Low Pressure CVD;LP-CVD)などの通
常の蒸着法を用いて前記結果物の全表面にSIPOS 膜44を
形成する。このSIPOS 膜44を形成する具体的な方法は、
周知の通りである。一方、前記SIPOS 膜44上に酸化膜ま
たは窒化膜よりなる保護膜を形成することにより、素子
の信頼性を一層向上させることができる。図8は、SIPO
S 膜44上に保護膜60を形成した構造を示す。
【0018】図7は、ベース電極46、エミッタ電極48、
等電位電極50及びコレクタ領域電極52を形成する段階を
示す。具体的には、通常の写真食刻工程を適用して前記
SIPOS 膜44を食刻することにより、ベース領域38、エミ
ッタ領域40及びチャンネルストップ領域42の一部を露出
させるコンタクトホールを形成する。次に、コンタクト
ホールの形成された結果物の全面に金属膜、例えば、ア
ルミニウム(Al)膜を蒸着した後にパターニングし、前
記領域38,40,42とそれぞれ接続されるベース電極46、エ
ミッタ電極48及び等電位電極50を形成する。続いて、前
記高濃度(N + )コレクタ領域32の裏面に金属膜を形成
して、コレクタ領域電極52を形成する。
【0019】図8は、素子の信頼性を一層向上させるた
めに、SIPOS 膜44上に保護膜60を形成した構造を示す。
【0020】<実施の形態2>図9は、本発明の他の実
施の形態による電力半導体装置の製造方法を説明するた
めの断面図である。この他の実施の形態に係る製造方法
は、上記第1の実施の形態と同様にして絶縁膜70をフィ
ールド領域にのみ残存させる他は通常の電力ダイオード
の製造方法と同様である。前記絶縁膜70は、本発明の第
1の実施の形態のように、絶縁膜70の膜厚がフィールド
領域の上部、アノード領域66の上部及びチャンネルスト
ップ領域68の上部においてそれぞれ異なる点を利用し
て、湿式食刻のタイムエッチ法により食刻する。このよ
うにすると、別途の写真工程無しに、フィールド領域に
のみ絶縁膜70を残すことができる。図9において、符号
72はアノード領域66のエッジ部に電界が集中する現象を
食い止めるために形成されたSIPOS 膜を示し、74は素子
の信頼性を一層向上させるために前記SIPOS 膜72上に形
成された保護膜であって、酸化膜または窒化膜から形成
され、省略も可能である。未説明の符号62は高濃度のカ
ソード領域を、64は低濃度のカソード領域を、76はアノ
ード電極を、78は等電位電極を、そして80はカソード電
極をそれぞれ示す。
【0021】図9の装置の製造方法を説明すると次の通
りである。まず、半導体基板に第1導電型のカソード領
域62、64を形成する。次に、カソード領域62、64の形成
された半導体基板上に、アノード領域の形成される領域
の半導体基板を露出させる第1の絶縁膜を形成する。次
に、カソード領域64内に第2導電型のアノード領域66を
形成するとともに、場所によって膜厚の異なる第2の絶
縁膜を前記半導体基板の全面に形成する。次に、チャン
ネルストップ領域の形成される領域の半導体基板を露出
させる。次に、前記カソード領域64内にチャンネルスト
ップ領域68を形成するとともに、場所によって膜厚の異
なる第3の絶縁膜を前記半導体基板の全面に形成する。
次に、別途の写真工程を使用せず、膜厚差を利用して、
全面エッチングにより、前記アノード領域66とチャンネ
ルストップ領域68との間のフィールド領域に限って前記
第3の絶縁膜70を半導体基板上に残す。このとき、アノ
ード領域66の表面が露出されるまで第3の絶縁膜70を食
刻して、第3の絶縁膜70を前記フィールド領域に略0.2
μm 〜2.0 μm 程度の厚さに残す。次に、結果物の全面
にSIPOS 膜72を形成し、さらにその上に酸化膜または窒
化膜からなる保護膜74を形成する。次に、コンタクトホ
ールを開孔してアノード領域66及びチャンネルストップ
領域68の一部を露出させる。次に、コンタクトホールを
介してアノード領域66及びチャンネルストップ領域68と
それぞれ接続されるアノード電極76及び等電位電極78を
形成する。最後に、カソード領域62の裏面にカソード電
極80を形成する。
【0022】
【発明の効果】以上詳細に説明したように本発明に係る
電力半導体装置の製造方法によれば、接合層を形成する
ためのマスク用絶縁膜を別途の写真工程無しにフィール
ド領域にのみ形成することにより、低コストでボイドの
ない良好な特性の電力用半導体装置を製造することがで
きる。
【図面の簡単な説明】
【図1】従来のSIPOS を用いた電力トランジスタを示す
断面図。
【図2】従来のSIPOS を用いた電力トランジスタを示す
断面図。
【図3】本発明の電力半導体装置の製造方法の実施の形
態を説明するための断面図。
【図4】本発明の電力半導体装置の製造方法の実施の形
態を説明するための断面図。
【図5】本発明の電力半導体装置の製造方法の実施の形
態を説明するための断面図。
【図6】本発明の電力半導体装置の製造方法の実施の形
態を説明するための断面図。
【図7】本発明の電力半導体装置の製造方法の実施の形
態を説明するための断面図。
【図8】本発明の電力半導体装置の製造方法の他の実施
の形態を説明するための断面図。
【図9】本発明の電力半導体装置の製造方法の更に他の
実施の形態を説明するための断面図。
【符号の説明】
32,34 コレクタ領域、 36d 酸化膜 38 ベース領域、 40 エミッタ領域、 42 チャンネルストップ領域、 44 SIPOS 膜 46,48,50 電極

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 (a)半導体基板に第1導電型のコレク
    タ領域を形成する段階と、 (b)前記半導体基板上に、ベース領域の形成される領
    域の半導体基板を露出させる第1の絶縁膜を形成する段
    階と、 (c)前記コレクタ領域内に第2導電型のベース領域を
    形成するとともに、場所によって膜厚の異なる第2の絶
    縁膜を前記半導体基板の全面に形成する段階と、 (d)エミッタ領域及びチャンネルストップ領域の形成
    される領域の半導体基板を露出させる段階と、 (e)前記ベース領域内に第1導電型のエミッタ領域を
    形成し、同時に前記コレクタ領域内に第1導電型のチャ
    ンネルストップ領域を形成するとともに、場所によって
    膜厚の異なる第3の絶縁膜を前記半導体基板の全面に形
    成する段階と、 (f)膜厚差を利用して、前記ベース領域とチャンネル
    ストップ領域との間のフィールド領域に限って前記第3
    の絶縁膜を残す段階と、 (g)結果物の全面に半絶縁ポリシリコン膜を形成した
    後、ベース領域、エミッタ領域及びチャンネルストップ
    領域の一部を露出させる段階と、 (h)前記ベース領域、エミッタ領域及びチャンネルス
    トップ領域とそれぞれ接続されるベース電極、エミッタ
    電極及び等電位電極を形成する段階とを具備することを
    特徴とする電力半導体装置の製造方法。
  2. 【請求項2】 前記(f)段階では、 別途の写真工程を使用することなく、前記ベース領域の
    表面が露出されるまで前記第3の絶縁膜を食刻すること
    を特徴とする請求項1に記載の電力半導体装置の製造方
    法。
  3. 【請求項3】 前記食刻は、湿式食刻方法により進めら
    れることを特徴とする請求項2に記載の電力半導体装置
    の製造方法。
  4. 【請求項4】 前記食刻は、フィールド領域に残される
    絶縁膜の膜厚が0.2μm 〜2.0 μm となるように食刻を
    行うことを特徴とする請求項2に記載の電力半導体装置
    の製造方法。
  5. 【請求項5】 前記(g)段階において、 前記半絶縁ポリシリコン膜を形成した後に、その上に保
    護膜を形成する段階を更に具備することを特徴とする請
    求項1に記載の電力半導体装置の製造方法。
  6. 【請求項6】 前記保護膜は、酸化膜または窒化膜から
    形成されることを特徴とする請求項5に記載の電力半導
    体装置の製造方法。
  7. 【請求項7】 (a)半導体基板に第1導電型のカソー
    ド領域を形成する段階と、 (b)前記カソード領域の形成された半導体基板上に、
    アノード領域の形成される領域の半導体基板を露出させ
    る第1の絶縁膜を形成する段階と、 (c)前記カソード領域内に第2導電型のアノード領域
    を形成するとともに、場所によって膜厚の異なる第2の
    絶縁膜を前記半導体基板の全面に形成する段階と、 (d)チャンネルストップ領域の形成される領域の半導
    体基板を露出させる段階と、 (e)前記カソード領域内に第1導電型のチャンネルス
    トップ領域を形成するとともに、場所によって膜厚の異
    なる第3の絶縁膜を前記半導体基板の全面に形成する段
    階と、 (f)膜厚差を利用して、前記アノード領域とチャンネ
    ルストップ領域との間のフィールド領域に限って前記第
    3の絶縁膜を残す段階と、 (g)結果物の全面に半絶縁ポリシリコン膜を形成した
    後に、アノード領域及びチャンネルストップ領域の一部
    を露出させる段階と、 (h)前記カソード領域、アノード領域及びチャンネル
    ストップ領域とそれぞれ接続されるカソード電極、アノ
    ード電極及び等電位電極を形成する段階とを具備するこ
    とを特徴とする電力半導体装置の製造方法。
  8. 【請求項8】 前記(f)段階では、別途の写真工程を
    使用することなく、アノード領域の表面が露出されるま
    で前記第3の絶縁膜を食刻することを特徴とする請求項
    7に記載の電力半導体装置の製造方法。
  9. 【請求項9】 前記食刻は、湿式食刻方法により進めら
    れることを特徴とする請求項8に記載の電力半導体装置
    の製造方法。
  10. 【請求項10】 前記食刻は、フィールド領域に残され
    る絶縁膜の膜厚が0.2 μm 〜2.0 μm となるように食刻
    を行うことを特徴とする請求項8に記載の電力半導体装
    置の製造方法。
  11. 【請求項11】 前記(g)段階において、前記半絶縁
    ポリシリコン膜を形成した後に、その上に保護膜を形成
    する段階を更に具備することを特徴とする請求項7に記
    載の電力半導体装置の製造方法。
  12. 【請求項12】 前記保護膜は、酸化膜または窒化膜か
    ら形成されることを特徴とする請求項11に記載の電力
    半導体装置の製造方法。
JP25529198A 1997-09-09 1998-09-09 半絶縁ポリシリコン(sipos)膜を用いた電力半導体装置の製造方法 Expired - Fee Related JP4401453B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970046397A KR19990024988A (ko) 1997-09-09 1997-09-09 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법
KR1997P-46397 1997-09-09

Publications (2)

Publication Number Publication Date
JPH11145155A true JPH11145155A (ja) 1999-05-28
JP4401453B2 JP4401453B2 (ja) 2010-01-20

Family

ID=19521070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25529198A Expired - Fee Related JP4401453B2 (ja) 1997-09-09 1998-09-09 半絶縁ポリシリコン(sipos)膜を用いた電力半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6040219A (ja)
JP (1) JP4401453B2 (ja)
KR (1) KR19990024988A (ja)
DE (1) DE19836284A1 (ja)
TW (1) TW439145B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297703B1 (ko) * 1998-02-24 2001-08-07 김덕중 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법
JP5195186B2 (ja) * 2008-09-05 2013-05-08 三菱電機株式会社 半導体装置の製造方法
US8884378B2 (en) * 2010-11-03 2014-11-11 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN104733532A (zh) * 2015-03-13 2015-06-24 西安电子科技大学 横向双扩散金属氧化物半导体场效应管
US10622262B2 (en) * 2017-10-06 2020-04-14 Newport Fab Llc High performance SiGe heterojunction bipolar transistors built on thin film silicon-on-insulator substrates for radio frequency applications

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56165473A (en) * 1980-05-24 1981-12-19 Semiconductor Res Found Semiconductor pickup device
WO1985003597A1 (en) * 1984-02-03 1985-08-15 Advanced Micro Devices, Inc. A bipolar transistor with active elements formed in slots
US4800415A (en) * 1984-09-21 1989-01-24 American Telephone And Telegraph Company, At&T Bell Laboratories Bipolar inversion channel device
FR2650122B1 (fr) * 1989-07-21 1991-11-08 Motorola Semiconducteurs Dispositif semi-conducteur a haute tension et son procede de fabrication
US5923071A (en) * 1992-06-12 1999-07-13 Seiko Instruments Inc. Semiconductor device having a semiconductor film of low oxygen concentration
DE4231829A1 (de) * 1992-09-23 1994-03-24 Telefunken Microelectron Planares Halbleiterbauteil
US5424563A (en) * 1993-12-27 1995-06-13 Harris Corporation Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices
JP3352840B2 (ja) * 1994-03-14 2002-12-03 株式会社東芝 逆並列接続型双方向性半導体スイッチ
JP3781452B2 (ja) * 1995-03-30 2006-05-31 株式会社東芝 誘電体分離半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW439145B (en) 2001-06-07
DE19836284A1 (de) 1999-03-11
US6040219A (en) 2000-03-21
JP4401453B2 (ja) 2010-01-20
KR19990024988A (ko) 1999-04-06

Similar Documents

Publication Publication Date Title
JP4685297B2 (ja) トレンチ金属酸化膜半導体素子及び終端構造の製造方法
JP5379045B2 (ja) トレンチ金属酸化膜半導体素子
JPH0744272B2 (ja) トランジスタ製造方法
KR20080005100A (ko) 반도체 장치 제조 방법
JP4607266B2 (ja) 半絶縁ポリシリコン(sipos)を用いた電力半導体装置及びその製造方法
KR100343151B1 (ko) Sipos를 이용한 고전압 반도체소자 및 그 제조방법
US5702987A (en) Method of manufacture of self-aligned JFET
EP0451286B1 (en) Integrated circuit device
JP4401453B2 (ja) 半絶縁ポリシリコン(sipos)膜を用いた電力半導体装置の製造方法
US20020022352A1 (en) Method for manufacturing semiconductor device with power semiconductor element and diode
JP4402953B2 (ja) 半導体装置の製造方法
KR100289742B1 (ko) 반절연폴리실리콘막을이용한전력반도체장치
JP3869581B2 (ja) 半導体装置およびその製法
JP2002076337A (ja) 半導体装置及び半導体装置の製造方法
KR100400078B1 (ko) 이종접합 쌍극자 트랜지스터의 제조방법
JP3257523B2 (ja) 半導体装置の製造方法
JPH09331071A (ja) プレーナ型半導体素子
JPH07263717A (ja) 整流素子およびその製造方法
JP3663238B2 (ja) バイポーラトランジスタの製造方法
JP2712889B2 (ja) 半導体装置の製造方法
KR19990065143A (ko) 전력 반도체장치 및 그 제조방법
JP3356857B2 (ja) 半導体装置およびその製造方法
JPH11312684A (ja) 半導体装置
JPS63143865A (ja) 半導体集積回路装置
JP2000183074A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050815

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091020

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091028

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131106

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees