JP2002076337A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2002076337A JP2002076337A JP2000265741A JP2000265741A JP2002076337A JP 2002076337 A JP2002076337 A JP 2002076337A JP 2000265741 A JP2000265741 A JP 2000265741A JP 2000265741 A JP2000265741 A JP 2000265741A JP 2002076337 A JP2002076337 A JP 2002076337A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 トランジスタのオン抵抗の低減と耐圧の向上
を両立させ、更なる微細化を可能にする。 【解決手段】 絶縁ゲート型電界効果トランジスタを備
えた半導体装置であって、その主面に第1導電型の半導
体領域を有する半導体基板と、前記主面のチャネル形成
領域表面にゲート絶縁膜を介して形成されたゲート導電
膜と、前記ゲート絶縁膜の一端に形成され、第2導電型
不純物濃度が高い高濃度ソース領域と、前記一端側に対
向する他端側に形成され、第2導電型不純物濃度が低い
低濃度ドレイン領域と、前記ゲート導電膜の前記他端側
にて前記主面の第1導電型半導体領域に形成され、かつ
前記チャネル形成領域とともに前記低濃度ドレイン領域
を挟むように形成された第2導電型不純物濃度が高い高
濃度ドレイン領域とを具備し、前記低濃度ドレイン領域
は、その断面形状が前記チャネル形成領域の表面より高
い位置に隆起した台形部を有している。
を両立させ、更なる微細化を可能にする。 【解決手段】 絶縁ゲート型電界効果トランジスタを備
えた半導体装置であって、その主面に第1導電型の半導
体領域を有する半導体基板と、前記主面のチャネル形成
領域表面にゲート絶縁膜を介して形成されたゲート導電
膜と、前記ゲート絶縁膜の一端に形成され、第2導電型
不純物濃度が高い高濃度ソース領域と、前記一端側に対
向する他端側に形成され、第2導電型不純物濃度が低い
低濃度ドレイン領域と、前記ゲート導電膜の前記他端側
にて前記主面の第1導電型半導体領域に形成され、かつ
前記チャネル形成領域とともに前記低濃度ドレイン領域
を挟むように形成された第2導電型不純物濃度が高い高
濃度ドレイン領域とを具備し、前記低濃度ドレイン領域
は、その断面形状が前記チャネル形成領域の表面より高
い位置に隆起した台形部を有している。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、オフセットドレイン構造の半
導体装置に適用して有効な技術に関するものである。
の製造方法に関し、特に、オフセットドレイン構造の半
導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】移動体通信端末装置の送信アンプ回路電
源回路等に用いられる電力増幅用電界効果トランジスタ
では、高効率で大電力出力が要求される。このため、オ
ン抵抗を増加させることなく、大電流化とともに高耐圧
化が必要となる。大電流化を達成する方法として、電界
効果トランジスタではチャネル幅を増大させることが一
般的に行われており、更に、より大電力化を図るため
に、例えばストライプ状等のゲート電極をもつ複数の電
解効果トランジスタを並列接続することによってチャネ
ル幅の増大を図ることが行われている。
源回路等に用いられる電力増幅用電界効果トランジスタ
では、高効率で大電力出力が要求される。このため、オ
ン抵抗を増加させることなく、大電流化とともに高耐圧
化が必要となる。大電流化を達成する方法として、電界
効果トランジスタではチャネル幅を増大させることが一
般的に行われており、更に、より大電力化を図るため
に、例えばストライプ状等のゲート電極をもつ複数の電
解効果トランジスタを並列接続することによってチャネ
ル幅の増大を図ることが行われている。
【0003】一方、高耐圧化を図るために、ゲート電極
下のチャネル領域と高濃度ドレイン領域との間に低濃度
のドレイン領域であるオフセット層を配置するオフセッ
トドレイン構造が用いられている。なお、オフセットド
レイン構造の技術については米国特許4,172,26
0号に開示されている。
下のチャネル領域と高濃度ドレイン領域との間に低濃度
のドレイン領域であるオフセット層を配置するオフセッ
トドレイン構造が用いられている。なお、オフセットド
レイン構造の技術については米国特許4,172,26
0号に開示されている。
【0004】
【発明が解決しようとする課題】しかしながら、本発明
者等は、上記構造について次のような問題があることを
見出した。即ち、オフセットドレイン構造にした場合、
ドレイン耐圧は向上するもののオン抵抗が高くなるとい
う問題を生ずる。対策として、多少のドレイン耐圧を犠
牲にしてもオフセットドレイン領域の不純物濃度をより
高濃度にすることが考えられるが、ソース・ドレイン領
域間のパンチスルー現象、しきい値電圧の変動、スタン
バイ電流(オフ電流)の増加等として知られる所謂短チャ
ネル効果の悪化が問題となる。特に、半導体装置の微細
化に伴い、短チャネル効果の悪化が厳しくなってきてい
る。
者等は、上記構造について次のような問題があることを
見出した。即ち、オフセットドレイン構造にした場合、
ドレイン耐圧は向上するもののオン抵抗が高くなるとい
う問題を生ずる。対策として、多少のドレイン耐圧を犠
牲にしてもオフセットドレイン領域の不純物濃度をより
高濃度にすることが考えられるが、ソース・ドレイン領
域間のパンチスルー現象、しきい値電圧の変動、スタン
バイ電流(オフ電流)の増加等として知られる所謂短チャ
ネル効果の悪化が問題となる。特に、半導体装置の微細
化に伴い、短チャネル効果の悪化が厳しくなってきてい
る。
【0005】加えて、オフセット層の不純物濃度が低い
ため、半導体基板と半導体基板に接する絶縁膜との界面
にホットキャリアがトラップされることによって、オフ
セットドレインが空乏化し、オン抵抗が増大するという
問題が生じていた。
ため、半導体基板と半導体基板に接する絶縁膜との界面
にホットキャリアがトラップされることによって、オフ
セットドレインが空乏化し、オン抵抗が増大するという
問題が生じていた。
【0006】本発明の課題は、このような問題を解決し
オン抵抗の低減と耐圧の向上を両立させ、更なる微細化
を可能にする技術を提供することにある。
オン抵抗の低減と耐圧の向上を両立させ、更なる微細化
を可能にする技術を提供することにある。
【0007】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0009】絶縁ゲート型電界効果トランジスタを備え
た半導体装置であって、対向する第1主面及び第2主面
を有し、前記第1主面は第1導電型の半導体領域を有す
る半導体基板と、前記第1主面のチャネル形成領域表面
にゲート絶縁膜を介して形成されたゲート導電膜と、前
記ゲート絶縁膜の一端にて前記第1主面の第1導電型半
導体領域に形成され、第2導電型不純物濃度が高い高濃
度ソース領域と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第1主面の第1導電型半導体領域に
形成され、第2導電型不純物濃度が低い低濃度ドレイン
領域と、前記ゲート導電膜の前記一端側に対向する他端
側にて前記第1主面の第1導電型半導体領域に形成さ
れ、かつ前記チャネル形成領域とともに前記低濃度ドレ
イン領域を挟むように形成された第2導電型不純物濃度
が高い高濃度ドレイン領域とを具備し、前記低濃度ドレ
イン領域は、その断面形状が前記チャネル形成領域の表
面より高い位置に隆起した台形部を有している。
た半導体装置であって、対向する第1主面及び第2主面
を有し、前記第1主面は第1導電型の半導体領域を有す
る半導体基板と、前記第1主面のチャネル形成領域表面
にゲート絶縁膜を介して形成されたゲート導電膜と、前
記ゲート絶縁膜の一端にて前記第1主面の第1導電型半
導体領域に形成され、第2導電型不純物濃度が高い高濃
度ソース領域と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第1主面の第1導電型半導体領域に
形成され、第2導電型不純物濃度が低い低濃度ドレイン
領域と、前記ゲート導電膜の前記一端側に対向する他端
側にて前記第1主面の第1導電型半導体領域に形成さ
れ、かつ前記チャネル形成領域とともに前記低濃度ドレ
イン領域を挟むように形成された第2導電型不純物濃度
が高い高濃度ドレイン領域とを具備し、前記低濃度ドレ
イン領域は、その断面形状が前記チャネル形成領域の表
面より高い位置に隆起した台形部を有している。
【0010】また、前記低濃度ドレイン領域の台形部は
エピタキシャル半導体層からなっている。
エピタキシャル半導体層からなっている。
【0011】また、絶縁ゲート型電界効果トランジスタ
を備えた半導体装置の製造方法であって、対向する第1
主面及び第2主面を有し、前記第1主面は第1導電型の
半導体領域を有する半導体基板の前記第1主面のチャネ
ル形成領域表面にゲート絶縁膜を介してゲート導電膜を
形成する工程と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第1主面の第1導電型半導体領域に
形成され、第2導電型不純物濃度が低い低濃度ドレイン
領域の半導体基板層を形成する工程と、前記低濃度ドレ
イン領域の半導体基板層を下地としたエピタキシャル成
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成し、このエピタキシャル半導体層に不
純物を導入して、その断面形状が前記チャネル形成領域
の表面より高い位置に隆起した低濃度ドレイン領域の台
形部を形成する工程と、前記ゲート絶縁膜の一端にて前
記第1主面の第1導電型半導体領域に形成され、第2導
電型不純物濃度が高い高濃度ソース領域を形成する工程
と、前記ゲート導電膜の前記一端側に対向する他端側に
て前記第1主面の第1導電型半導体領域に形成され、か
つ前記チャネル形成領域とともに前記低濃度ドレイン領
域を挟むように形成された第2導電型不純物濃度が高い
高濃度ドレイン領域を形成する工程とを有する。
を備えた半導体装置の製造方法であって、対向する第1
主面及び第2主面を有し、前記第1主面は第1導電型の
半導体領域を有する半導体基板の前記第1主面のチャネ
ル形成領域表面にゲート絶縁膜を介してゲート導電膜を
形成する工程と、前記ゲート導電膜の前記一端側に対向
する他端側にて前記第1主面の第1導電型半導体領域に
形成され、第2導電型不純物濃度が低い低濃度ドレイン
領域の半導体基板層を形成する工程と、前記低濃度ドレ
イン領域の半導体基板層を下地としたエピタキシャル成
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成し、このエピタキシャル半導体層に不
純物を導入して、その断面形状が前記チャネル形成領域
の表面より高い位置に隆起した低濃度ドレイン領域の台
形部を形成する工程と、前記ゲート絶縁膜の一端にて前
記第1主面の第1導電型半導体領域に形成され、第2導
電型不純物濃度が高い高濃度ソース領域を形成する工程
と、前記ゲート導電膜の前記一端側に対向する他端側に
て前記第1主面の第1導電型半導体領域に形成され、か
つ前記チャネル形成領域とともに前記低濃度ドレイン領
域を挟むように形成された第2導電型不純物濃度が高い
高濃度ドレイン領域を形成する工程とを有する。
【0012】半導体基板を下地としたエピタキシャル成
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成する工程と、このエピタキシャル半導
体層に不純物を導入して高不純物濃度の半導体領域を形
成する工程と、前記エピタキシャル半導体層を覆う絶縁
膜を形成し、この絶縁膜に前記エピタキシャル半導体層
を露出させる開口を形成する工程と、前記開口にエピタ
キシャル半導体層と接続するプラグとなる金属を埋め込
む工程とを有する。
長によって絶縁性若しくは低不純物濃度のエピタキシャ
ル半導体層を形成する工程と、このエピタキシャル半導
体層に不純物を導入して高不純物濃度の半導体領域を形
成する工程と、前記エピタキシャル半導体層を覆う絶縁
膜を形成し、この絶縁膜に前記エピタキシャル半導体層
を露出させる開口を形成する工程と、前記開口にエピタ
キシャル半導体層と接続するプラグとなる金属を埋め込
む工程とを有する。
【0013】対向する第1主面及び第2主面を有する半
導体基板の前記第1主面を下地とした選択エピタキシャ
ル成長によって、その断面形状が前記半導体基板主面よ
り高い位置に隆起した絶縁性若しくは低不純物濃度のエ
ピタキシャル半導体層を形成する工程と、このエピタキ
シャル半導体層に不純物を導入して、高不純物濃度の台
形部を形成する工程と、前記エピタキシャル半導体層を
覆う絶縁膜を形成し、この絶縁膜に前記エピタキシャル
半導体層を露出させる開口を形成する工程と、前記開口
にエピタキシャル半導体層と接続するプラグとなる金属
を埋め込む工程とを有する。
導体基板の前記第1主面を下地とした選択エピタキシャ
ル成長によって、その断面形状が前記半導体基板主面よ
り高い位置に隆起した絶縁性若しくは低不純物濃度のエ
ピタキシャル半導体層を形成する工程と、このエピタキ
シャル半導体層に不純物を導入して、高不純物濃度の台
形部を形成する工程と、前記エピタキシャル半導体層を
覆う絶縁膜を形成し、この絶縁膜に前記エピタキシャル
半導体層を露出させる開口を形成する工程と、前記開口
にエピタキシャル半導体層と接続するプラグとなる金属
を埋め込む工程とを有する。
【0014】本発明の電界効果トランジスタでは、チャ
ネル形成領域の表面から隆起した台形部を設けることに
よって、オン抵抗を低減することとができる。チャネル
形成領域の表面から下の部分では、従来と同様の構成と
なっているため耐圧を低下させることがない。加えて、
ホットキャリアのトラップによる空乏化が生じないため
オン抵抗が低減する。
ネル形成領域の表面から隆起した台形部を設けることに
よって、オン抵抗を低減することとができる。チャネル
形成領域の表面から下の部分では、従来と同様の構成と
なっているため耐圧を低下させることがない。加えて、
ホットキャリアのトラップによる空乏化が生じないため
オン抵抗が低減する。
【0015】すなわち、ゲート導電膜下のチャネル形成
領域を通過するキャリアがゲート導電膜のドレイン端部
にてホットキャリアとなって、オフセットドレイン領域
上を覆う絶縁膜と該ドレイン領域との界面にトラップさ
れようとするが、オフセットドレインがチャネル形成領
域表面より隆起した台形部を有するので、ホットキャリ
アがその台形部の半導体領域中を走行している間に消滅
し、界面でのキャリアトラップが防止される。この結
果、キャリアのトラップがなくなるのでオフセットドレ
イン領域でのキャリアトラップによる空乏化が阻止さ
れ、オン抵抗の高抵抗化が防止できる。
領域を通過するキャリアがゲート導電膜のドレイン端部
にてホットキャリアとなって、オフセットドレイン領域
上を覆う絶縁膜と該ドレイン領域との界面にトラップさ
れようとするが、オフセットドレインがチャネル形成領
域表面より隆起した台形部を有するので、ホットキャリ
アがその台形部の半導体領域中を走行している間に消滅
し、界面でのキャリアトラップが防止される。この結
果、キャリアのトラップがなくなるのでオフセットドレ
イン領域でのキャリアトラップによる空乏化が阻止さ
れ、オン抵抗の高抵抗化が防止できる。
【0016】更に、オフセットドレイン領域の台形部は
三次元的に形成されるので、占有面積の増加を招くこと
なく、オン抵抗を減少できる。特に、微細化の半導体装
置の構造として適している。
三次元的に形成されるので、占有面積の増加を招くこと
なく、オン抵抗を減少できる。特に、微細化の半導体装
置の構造として適している。
【0017】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【0018】
【発明の実施の形態】(実施の形態1)図1は、本発明
の一実施の形態である半導体装置の要部である電界効果
トランジスタを示す縦断面図である。
の一実施の形態である半導体装置の要部である電界効果
トランジスタを示す縦断面図である。
【0019】本実施の形態の電界効果トランジスタはオ
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるp型高不純物濃度の半導体基体1上に低濃
度のp型のエピタキシャル基体層2をエピタキシャル成
長させた半導体基板を用い、エピタキシャル基体層2の
主面にp型ウエル3を形成する。このウエル3はチャネ
ル形成領域の不純物濃度を規定し、しきい値電圧を決定
する。また、エピタキシャル基体層2の他の領域に対し
比較的高不純物濃度を有するウエル3は、ドレイン領域
とわずかに面積で接合を形成することとなるので、ドレ
イン接合の容量を減少させることができる。エピタキシ
ャル基体層2側の主面に形成したp型ウエル3内に高不
純物濃度のn型ソース領域4及びn型低濃度ドレイン領
域5が形成され、ソース領域4及び低濃度ドレイン領域
5の間のチャネル形成領域上にゲート絶縁膜6を介して
ゲート導電膜7が形成されている。低濃度ドレイン領域
5はゲート絶縁膜6端部から所定距離離れて高濃度ドレ
イン領域8と接続されている。本発明に用いられる半導
体基板は、半導体基体1にエピタキシャル基体層2等の
半導体層を形成したもの以外に、半導体基体単体から構
成されたもの、半導体基体に絶縁層を介して半導体層を
形成したもの(SOI基板)等の種々の形態のものを含
んでもよい。半導体基板の主面には、例えば酸化シリコ
ン膜等からなる層間絶縁膜としての絶縁膜15が形成さ
れる。
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるp型高不純物濃度の半導体基体1上に低濃
度のp型のエピタキシャル基体層2をエピタキシャル成
長させた半導体基板を用い、エピタキシャル基体層2の
主面にp型ウエル3を形成する。このウエル3はチャネ
ル形成領域の不純物濃度を規定し、しきい値電圧を決定
する。また、エピタキシャル基体層2の他の領域に対し
比較的高不純物濃度を有するウエル3は、ドレイン領域
とわずかに面積で接合を形成することとなるので、ドレ
イン接合の容量を減少させることができる。エピタキシ
ャル基体層2側の主面に形成したp型ウエル3内に高不
純物濃度のn型ソース領域4及びn型低濃度ドレイン領
域5が形成され、ソース領域4及び低濃度ドレイン領域
5の間のチャネル形成領域上にゲート絶縁膜6を介して
ゲート導電膜7が形成されている。低濃度ドレイン領域
5はゲート絶縁膜6端部から所定距離離れて高濃度ドレ
イン領域8と接続されている。本発明に用いられる半導
体基板は、半導体基体1にエピタキシャル基体層2等の
半導体層を形成したもの以外に、半導体基体単体から構
成されたもの、半導体基体に絶縁層を介して半導体層を
形成したもの(SOI基板)等の種々の形態のものを含
んでもよい。半導体基板の主面には、例えば酸化シリコ
ン膜等からなる層間絶縁膜としての絶縁膜15が形成さ
れる。
【0020】本発明の低濃度ドレイン領域5は、ソース
領域4と同様にチャネル形成領域の表面よりも低い位置
に形成される部分と、チャネル形成領域の表面よりも高
い位置に隆起して形成される台形部とからなっている。
チャネル形成領域の表面よりも高い部分としては、半導
体基板の他の部分を除去することによって、除去されな
い部分を隆起させて形成することができる。
領域4と同様にチャネル形成領域の表面よりも低い位置
に形成される部分と、チャネル形成領域の表面よりも高
い位置に隆起して形成される台形部とからなっている。
チャネル形成領域の表面よりも高い部分としては、半導
体基板の他の部分を除去することによって、除去されな
い部分を隆起させて形成することができる。
【0021】他に、図2に示すように、低濃度ドレイン
領域5を、チャネル形成領域の表面よりも低い位置に形
成される部分となる半導体基板層5aと、チャネル形成
領域の表面よりも高い位置に隆起して形成され台形部と
なるエピタキシャル層5bとによって構成することがで
きる。エピタキシャル層5bは半導体基板層5aを下地
とした選択エピタキシャル成長によって形成し、エピタ
キシャル層5bの不純物濃度は、半導体基板層5aの不
純物濃度と同等又はそれ以下の不純物濃度とする。
領域5を、チャネル形成領域の表面よりも低い位置に形
成される部分となる半導体基板層5aと、チャネル形成
領域の表面よりも高い位置に隆起して形成され台形部と
なるエピタキシャル層5bとによって構成することがで
きる。エピタキシャル層5bは半導体基板層5aを下地
とした選択エピタキシャル成長によって形成し、エピタ
キシャル層5bの不純物濃度は、半導体基板層5aの不
純物濃度と同等又はそれ以下の不純物濃度とする。
【0022】図3に低濃度ドレイン領域5の不純物プロ
ファイルを示す。縦軸に半導体基板の深さ方向の位置
を、横軸に不純物濃度を示してある。チャネル形成領域
の表面を境界面として、その上側がエピタキシャル層5
b、その下側が半導体基板層5aである。エピタキシャ
ル層5b形成前に半導体基板層5aに一点鎖線で示すプ
ロファイルのイオン打ち込みを行い、エピタキシャル層
5b形成後にエピタキシャル層5bに二点鎖線で示すプ
ロファイルのイオン打ち込みを行う。その結果、2回の
イオン打ち込みによって注入された不純物が重畳し実線
にて示す不純物プロファイルとなり、低濃度ドレイン領
域5全体としては広く平坦な不純物プロファイルを実現
することができる。このため、ドレイン空乏層は均一に
全体に広がるため耐圧が向上し、ドレイン電流の局部的
な集中が生じないのでオン抵抗が低減する。
ファイルを示す。縦軸に半導体基板の深さ方向の位置
を、横軸に不純物濃度を示してある。チャネル形成領域
の表面を境界面として、その上側がエピタキシャル層5
b、その下側が半導体基板層5aである。エピタキシャ
ル層5b形成前に半導体基板層5aに一点鎖線で示すプ
ロファイルのイオン打ち込みを行い、エピタキシャル層
5b形成後にエピタキシャル層5bに二点鎖線で示すプ
ロファイルのイオン打ち込みを行う。その結果、2回の
イオン打ち込みによって注入された不純物が重畳し実線
にて示す不純物プロファイルとなり、低濃度ドレイン領
域5全体としては広く平坦な不純物プロファイルを実現
することができる。このため、ドレイン空乏層は均一に
全体に広がるため耐圧が向上し、ドレイン電流の局部的
な集中が生じないのでオン抵抗が低減する。
【0023】また、エピタキシャル層5bは、半導体基
板層5aよりも高不純物濃度とすることによって、オン
抵抗を更に低減することができる。エピタキシャル層5
bを半導体基板層5aよりも低不純物濃度とすることに
よって、ゲート‐ドレイン間の容量を低減することがで
きる。この場合に不純物濃度はチャネル形成領域の表面
から離れるに連れて低くすることも可能である。
板層5aよりも高不純物濃度とすることによって、オン
抵抗を更に低減することができる。エピタキシャル層5
bを半導体基板層5aよりも低不純物濃度とすることに
よって、ゲート‐ドレイン間の容量を低減することがで
きる。この場合に不純物濃度はチャネル形成領域の表面
から離れるに連れて低くすることも可能である。
【0024】また、通常はゲート導電膜7の側面が酸化
シリコン膜9によって覆われており、エピタキシャル層
形成の選択エピタキシャル成長では、酸化シリコン上に
は選択性がありエピタキシャル層が形成されないため、
ゲート導電膜7の側面を覆う酸化シリコン膜9にはエピ
タキシャル層が形成されず、図4の(a)に示すように、
エピタキシャル層5bとゲート導電膜7との間に隙間
(以下、ファセットという)ができてしまう。このファ
セットが形成されることによって、エピタキシャル層5
bを、チャネル形成領域の表面ではゲート導電膜7に近
接させて、表面から高くなるに連れて徐々にゲート導電
膜7から離れていく台形形状に形成することができる。
このためゲート‐ドレイン間の容量を低減することがで
きる。
シリコン膜9によって覆われており、エピタキシャル層
形成の選択エピタキシャル成長では、酸化シリコン上に
は選択性がありエピタキシャル層が形成されないため、
ゲート導電膜7の側面を覆う酸化シリコン膜9にはエピ
タキシャル層が形成されず、図4の(a)に示すように、
エピタキシャル層5bとゲート導電膜7との間に隙間
(以下、ファセットという)ができてしまう。このファ
セットが形成されることによって、エピタキシャル層5
bを、チャネル形成領域の表面ではゲート導電膜7に近
接させて、表面から高くなるに連れて徐々にゲート導電
膜7から離れていく台形形状に形成することができる。
このためゲート‐ドレイン間の容量を低減することがで
きる。
【0025】しかし、このファセットを残してイオン打
ち込みを行うと、ファセットの部分の不純物濃度が他の
部分よりも高くなり、不純物濃度の均一性が保てない。
このため、図4の(b)に示すように、酸化シリコン膜1
0を全面に薄く堆積させて、エピタキシャル層とゲート
電極との間のファセットを埋め込んだ後にイオン打込み
を行なうのが望ましい。
ち込みを行うと、ファセットの部分の不純物濃度が他の
部分よりも高くなり、不純物濃度の均一性が保てない。
このため、図4の(b)に示すように、酸化シリコン膜1
0を全面に薄く堆積させて、エピタキシャル層とゲート
電極との間のファセットを埋め込んだ後にイオン打込み
を行なうのが望ましい。
【0026】ここで、本発明の低濃度ドレイン領域5の
作用について図5を用いて説明する。本発明の低濃度ド
レイン領域5では、半導体基板表面の界面から高い位置
に隆起して台形部が形成されているので、低濃度ドレイ
ン領域5を厚くして低抵抗化することができる。そし
て、その場合にも、ドレイン耐圧を決定するp型ウエル
3と低濃度ドレイン領域5とが重なる部分の不純物プロ
ファイルについては従前の構成とすることができるの
で、高いドレイン耐圧を維持することができる。
作用について図5を用いて説明する。本発明の低濃度ド
レイン領域5では、半導体基板表面の界面から高い位置
に隆起して台形部が形成されているので、低濃度ドレイ
ン領域5を厚くして低抵抗化することができる。そし
て、その場合にも、ドレイン耐圧を決定するp型ウエル
3と低濃度ドレイン領域5とが重なる部分の不純物プロ
ファイルについては従前の構成とすることができるの
で、高いドレイン耐圧を維持することができる。
【0027】また、本発明の低濃度ドレイン領域5で
は、ホットキャリアhe-が発生した場合に、従来はホ
ットキャリアがトラップされていた半導体基板表面の界
面に、本発明ではこの界面から高い位置に隆起して台形
部が形成されているので、この部分にホットキャリアh
e-が流れトラップされることがなく、空乏化を招くこ
とがない。なお、前記台形部に流れたホットキャリアh
e-は2nm程度移動すると消滅し通常のキャリアe-と
なって高濃度ドレイン領域8へ流れるため、少なくとも
20nm程度の厚さに形成することによって前記台形部
と絶縁膜との界面にトラップされることはない。
は、ホットキャリアhe-が発生した場合に、従来はホ
ットキャリアがトラップされていた半導体基板表面の界
面に、本発明ではこの界面から高い位置に隆起して台形
部が形成されているので、この部分にホットキャリアh
e-が流れトラップされることがなく、空乏化を招くこ
とがない。なお、前記台形部に流れたホットキャリアh
e-は2nm程度移動すると消滅し通常のキャリアe-と
なって高濃度ドレイン領域8へ流れるため、少なくとも
20nm程度の厚さに形成することによって前記台形部
と絶縁膜との界面にトラップされることはない。
【0028】また、エピタキシャル層5bとしてシリコ
ンに代えてシリコン‐ゲルマニウムを用いると、電子の
移動度が高くなるため、オフセット部の抵抗を低減する
ことができる。図6に示すのはシリコンとシリコン‐ゲ
ルマニウムとのエネルギバンドを比較した図である。p
型シリコンとn型シリコンとを接合した場合(a)では、
バンドギャップは変わらないが、p型シリコンとn型シ
リコン‐ゲルマニウムとを接合した場合(b)では、バン
ドギャップが狭くなるため、キャリア濃度が高くなり、
移動度が向上する。図7に示すのはシリコン‐ゲルマニ
ウムの移動度を示す図であり、左端がシリコン100
%、右端がゲルマニウム100%であり、ゲルマニウム
を含有させることによって移動度が向上することがわか
る。
ンに代えてシリコン‐ゲルマニウムを用いると、電子の
移動度が高くなるため、オフセット部の抵抗を低減する
ことができる。図6に示すのはシリコンとシリコン‐ゲ
ルマニウムとのエネルギバンドを比較した図である。p
型シリコンとn型シリコンとを接合した場合(a)では、
バンドギャップは変わらないが、p型シリコンとn型シ
リコン‐ゲルマニウムとを接合した場合(b)では、バン
ドギャップが狭くなるため、キャリア濃度が高くなり、
移動度が向上する。図7に示すのはシリコン‐ゲルマニ
ウムの移動度を示す図であり、左端がシリコン100
%、右端がゲルマニウム100%であり、ゲルマニウム
を含有させることによって移動度が向上することがわか
る。
【0029】これはシリコン‐ゲルマニウムの場合には
格子歪みによってストレスが発生し電子移動度が大きく
なる、即ち、バンドの曲がりがより平坦になり、かつキ
ャリア濃度が増加するためと考えられる。
格子歪みによってストレスが発生し電子移動度が大きく
なる、即ち、バンドの曲がりがより平坦になり、かつキ
ャリア濃度が増加するためと考えられる。
【0030】図8は本実施の形態の半導体装置の平面図
を示す。特に、外部端子(パッド)として形成される上
層のメタル配線のレイアウトを示している。本例は半導
体基体1とエピタキシャル基体層2とからなる半導体基
板100に、電界効果トランジスタのユニット(セル)
の4個T1〜T4が集積化されて並列接続された例を示
す。後述する断面構造から明らかにされるように、分離
絶縁膜(フィールド絶縁膜)によって囲まれたトランジ
スタ形成領域(活性領域)Trには一対のトランジスタ
セル(T1、T2或いはT3、T4)が形成されてい
る。活性領域を横切ってゲート導電層7が形成されてい
る。
を示す。特に、外部端子(パッド)として形成される上
層のメタル配線のレイアウトを示している。本例は半導
体基体1とエピタキシャル基体層2とからなる半導体基
板100に、電界効果トランジスタのユニット(セル)
の4個T1〜T4が集積化されて並列接続された例を示
す。後述する断面構造から明らかにされるように、分離
絶縁膜(フィールド絶縁膜)によって囲まれたトランジ
スタ形成領域(活性領域)Trには一対のトランジスタ
セル(T1、T2或いはT3、T4)が形成されてい
る。活性領域を横切ってゲート導電層7が形成されてい
る。
【0031】ゲート導電層7は、第1層目(下層)のメ
タル配線層M1によってスルーホールCH1を介して相
互に電気的接続され、更に第1層目のメタル配線層M1
はスルーホールCH2を介して第2層目(上層)のメタ
ル配線M2と電気的接続されている。そしてメタル配線
M2によってゲートパッドGが形成されて、外部への接
続端子として寄与している。一方、図8には図示されな
いが、半導体基板100の主面に形成されたソース半導
体領域及び半導体基板100の裏面にへ貫通するソース
接続領域は、スルーホールCH3を介して第1層目のメ
タル配線M1と電気的接続される。そして、ソース領域
に接続された第1層目メタル配線層M1は、スルーホー
ルCH4を介して第2層目のメタル配線層M2によって
形成されたソースパッドS1及びS2へ電気的接続され
る。ソースパッドS2はテスト端子として使用すること
ができる。後述から明らかにされるように、ソースの外
部端子は半導体基体1の裏面(エピタキシャル基体層2
が形成されない側)、即ち半導体基板100の裏面から
も取り出すことができるが、用途によっては表面から取
り出してもよい。
タル配線層M1によってスルーホールCH1を介して相
互に電気的接続され、更に第1層目のメタル配線層M1
はスルーホールCH2を介して第2層目(上層)のメタ
ル配線M2と電気的接続されている。そしてメタル配線
M2によってゲートパッドGが形成されて、外部への接
続端子として寄与している。一方、図8には図示されな
いが、半導体基板100の主面に形成されたソース半導
体領域及び半導体基板100の裏面にへ貫通するソース
接続領域は、スルーホールCH3を介して第1層目のメ
タル配線M1と電気的接続される。そして、ソース領域
に接続された第1層目メタル配線層M1は、スルーホー
ルCH4を介して第2層目のメタル配線層M2によって
形成されたソースパッドS1及びS2へ電気的接続され
る。ソースパッドS2はテスト端子として使用すること
ができる。後述から明らかにされるように、ソースの外
部端子は半導体基体1の裏面(エピタキシャル基体層2
が形成されない側)、即ち半導体基板100の裏面から
も取り出すことができるが、用途によっては表面から取
り出してもよい。
【0032】図9は一対のトランジスタ形成領域Trを
部分的に拡大して示す平面図である。トランジスタ形成
領域Trは分離絶縁膜11によって周囲を囲まれてお
り、2つの接続導電領域12,12によって区分される
範囲に、2本のゲート導電膜7を並設し、夫々のゲート
導電膜7に挟まれた領域に低濃度ドレイン領域5のエピ
タキシャル層5a及び高濃度ドレイン領域8が、接続導
電領域12及びゲート導電膜7に挟まれた領域にソース
領域4が形成されている。
部分的に拡大して示す平面図である。トランジスタ形成
領域Trは分離絶縁膜11によって周囲を囲まれてお
り、2つの接続導電領域12,12によって区分される
範囲に、2本のゲート導電膜7を並設し、夫々のゲート
導電膜7に挟まれた領域に低濃度ドレイン領域5のエピ
タキシャル層5a及び高濃度ドレイン領域8が、接続導
電領域12及びゲート導電膜7に挟まれた領域にソース
領域4が形成されている。
【0033】こうしたパターンの基本セルが上述したよ
うに2対準備されて計4個のトランジスタセルを形成す
る。基本セルは4個に限定されず、電流容量の点から多
数個にしてもよい。各ソース領域4、高濃度ドレイン領
域8或いはゲート導電膜7が、半導体基板上に層間絶縁
膜を介して形成された配線層(詳しくは後述する)によ
って並列に接続されて単一のトランジスタとして機能す
る。この配線層の端部は、図8のゲートパッドG及びド
レインパッドDとなっており、ソース領域は接続導電領
域12によってエピタキシャル基体層側の主面とは対向
する半導体基体に接続され、半導体基体側の主面の全面
に形成された金属膜(図示せず)にソースパッドが設け
られている。
うに2対準備されて計4個のトランジスタセルを形成す
る。基本セルは4個に限定されず、電流容量の点から多
数個にしてもよい。各ソース領域4、高濃度ドレイン領
域8或いはゲート導電膜7が、半導体基板上に層間絶縁
膜を介して形成された配線層(詳しくは後述する)によ
って並列に接続されて単一のトランジスタとして機能す
る。この配線層の端部は、図8のゲートパッドG及びド
レインパッドDとなっており、ソース領域は接続導電領
域12によってエピタキシャル基体層側の主面とは対向
する半導体基体に接続され、半導体基体側の主面の全面
に形成された金属膜(図示せず)にソースパッドが設け
られている。
【0034】続いて、図2に示す半導体装置の製造方法
を図10乃至図41を用いて工程毎に説明する。なお、
図10乃至図15ではゲート導電膜7に直交するx‐x
線に沿った断面を図10,12,14に示し、図10,
12,14に対応するゲート導電膜7に並行するy‐y
線に沿った断面を図11,13,15に示し、図16乃
至図41では、x‐x線に沿った断面を示してある。
を図10乃至図41を用いて工程毎に説明する。なお、
図10乃至図15ではゲート導電膜7に直交するx‐x
線に沿った断面を図10,12,14に示し、図10,
12,14に対応するゲート導電膜7に並行するy‐y
線に沿った断面を図11,13,15に示し、図16乃
至図41では、x‐x線に沿った断面を示してある。
【0035】先ず、図10及び図11に示すように、単
結晶からなるp+型半導体基体1にp型エピタキシャル
基体層2を成長させた半導体基板のエピタキシャル基体
層2側の主面に表面酸化による酸化シリコン膜21を形
成し、酸化シリコン膜21上にホトリソグラフィによっ
てパターニングして接続導電領域12の形成される領域
を開口したレジストマスク22を形成し、80KeV,
1.5E16/cm2でボロンをイオン打込みして不純
物を含有した半導体によってp型高濃不純物濃度の接続
導電領域12を形成する。接続導電領域12は幅2.2
nm程度で、接続導電領域12相互の間隔は10.8μ
m程度に形成する。
結晶からなるp+型半導体基体1にp型エピタキシャル
基体層2を成長させた半導体基板のエピタキシャル基体
層2側の主面に表面酸化による酸化シリコン膜21を形
成し、酸化シリコン膜21上にホトリソグラフィによっ
てパターニングして接続導電領域12の形成される領域
を開口したレジストマスク22を形成し、80KeV,
1.5E16/cm2でボロンをイオン打込みして不純
物を含有した半導体によってp型高濃不純物濃度の接続
導電領域12を形成する。接続導電領域12は幅2.2
nm程度で、接続導電領域12相互の間隔は10.8μ
m程度に形成する。
【0036】次に、レジストマスク22を除去した後
に、図12及び図13に示すように、選択酸化法(LO
COS:LOCal Oxidation of Silicon)によって、エピ
タキシャル基体層2側の主面に窒化シリコン膜24をマ
スクとした選択酸化を行ない、分離絶縁膜11を形成す
る。
に、図12及び図13に示すように、選択酸化法(LO
COS:LOCal Oxidation of Silicon)によって、エピ
タキシャル基体層2側の主面に窒化シリコン膜24をマ
スクとした選択酸化を行ない、分離絶縁膜11を形成す
る。
【0037】次に、図14及び図15に示すように、ホ
トリソグラフィによってパターニングしたレジストマス
ク25を形成し、このレジストマスク25を用いて20
0KeV,2.0E13/cm2でボロンをイオン打込
みしてp型ウエル3を形成する。
トリソグラフィによってパターニングしたレジストマス
ク25を形成し、このレジストマスク25を用いて20
0KeV,2.0E13/cm2でボロンをイオン打込
みしてp型ウエル3を形成する。
【0038】次に、図16に示すように、ゲート絶縁膜
6、ゲート導電膜7となる多結晶シリコン膜7a及びタ
ングステンシリサイド7b、酸化シリコン膜9を順次積
層し、図17に示すように、ホトリソグラフィによりパ
ターニングを行ないゲート導電膜7の形成される領域を
覆うレジストマスク26を形成し、このレジストマスク
26を用いたドライエッチングによって多結晶シリコン
膜7a、タングステンシリサイド7b、酸化シリコン膜
9をパターニングして、図18に示すようにゲート導電
膜7をゲート長0.25μm程度に形成する。
6、ゲート導電膜7となる多結晶シリコン膜7a及びタ
ングステンシリサイド7b、酸化シリコン膜9を順次積
層し、図17に示すように、ホトリソグラフィによりパ
ターニングを行ないゲート導電膜7の形成される領域を
覆うレジストマスク26を形成し、このレジストマスク
26を用いたドライエッチングによって多結晶シリコン
膜7a、タングステンシリサイド7b、酸化シリコン膜
9をパターニングして、図18に示すようにゲート導電
膜7をゲート長0.25μm程度に形成する。
【0039】次に、ゲート導電膜7及び酸化シリコン膜
9をマスクとして用いて50KeV,1.0E13/c
m2でリンをイオン打込みし、図19に示すように、n
−型低濃度ドレイン領域5の半導体基板層5aを形成す
る。続いて、図20に示すように全面に酸化シリコン膜
13を堆積させ、ホトリソグラフィによりパターニング
を行ない低濃度ドレイン領域5aの形成される領域を開
口させたレジストマスク27を形成し、このレジストマ
スク27を用いたドライエッチングによって半導体基板
層5aの領域の酸化シリコン膜13及びゲート絶縁膜6
を除去して、図22に示すように、半導体基板層5aを
露出させる。
9をマスクとして用いて50KeV,1.0E13/c
m2でリンをイオン打込みし、図19に示すように、n
−型低濃度ドレイン領域5の半導体基板層5aを形成す
る。続いて、図20に示すように全面に酸化シリコン膜
13を堆積させ、ホトリソグラフィによりパターニング
を行ない低濃度ドレイン領域5aの形成される領域を開
口させたレジストマスク27を形成し、このレジストマ
スク27を用いたドライエッチングによって半導体基板
層5aの領域の酸化シリコン膜13及びゲート絶縁膜6
を除去して、図22に示すように、半導体基板層5aを
露出させる。
【0040】次に、レジストマスク27を除去した後
に、選択エピタキシャル成長によって、図23に示すよ
うに、半導体基板層5aから隆起したエピタキシャル層
5bを形成する。選択エピタキシャルでは酸化シリコン
上には選択性があるため、ゲート導電膜7の側面を覆う
酸化シリコン膜13にはエピタキシャル層5bが形成さ
れず、エピタキシャル層5bと酸化シリコン膜13との
間にファセットができる。そこで、図24に示すよう
に、酸化シリコン膜14を全面に薄く堆積させてファセ
ットを埋め込んだ後に、図25に示すように、50Ke
V,1.0E13/cm2でリンをイオン打込みしてエ
ピタキシャル層5bの不純物濃度を半導体基板層5aと
同程度として、低濃度ドレイン領域5の不純物濃度を深
さ方向で均一化する。
に、選択エピタキシャル成長によって、図23に示すよ
うに、半導体基板層5aから隆起したエピタキシャル層
5bを形成する。選択エピタキシャルでは酸化シリコン
上には選択性があるため、ゲート導電膜7の側面を覆う
酸化シリコン膜13にはエピタキシャル層5bが形成さ
れず、エピタキシャル層5bと酸化シリコン膜13との
間にファセットができる。そこで、図24に示すよう
に、酸化シリコン膜14を全面に薄く堆積させてファセ
ットを埋め込んだ後に、図25に示すように、50Ke
V,1.0E13/cm2でリンをイオン打込みしてエ
ピタキシャル層5bの不純物濃度を半導体基板層5aと
同程度として、低濃度ドレイン領域5の不純物濃度を深
さ方向で均一化する。
【0041】次に、図26に示すように、ホトリソグラ
フィによりパターニングを行ないソース領域4及び高濃
度ドレイン領域8の形成される領域を開口させたレジス
トマスク28を形成し、このレジストマスク26を用い
て、60KeV,8.0E15/cm2でヒ素をイオン
打込みして、ソース領域4及び高濃度ドレイン領域8を
形成する。ゲート導電膜7の端部から高濃度ドレイン領
域8の端部までは0.7μm程度離間し、p型ウエル2
の端部から高濃度ドレイン領域8の端部までは0.5μ
m程度離間し、ゲート導電膜7の端部から接続導電領域
12の端部までは2.65μm程度離間している。続い
て、レジストマスク28を除去し、図27に示すよう
に、ホトリソグラフィによりパターニングを行ない接続
導電領域12の領域を開口させたレジストマスク29を
形成し、このレジストマスク29を用いて、40Ke
V,2.0E15/cm2でフッ化ボロンをイオン打込
みして、コンタクト層14を形成する。このコンタクト
層14は、接続導電領域12の接続抵抗を低減させると
共に、ESD対策のダイオードを形成するために形成す
る。
フィによりパターニングを行ないソース領域4及び高濃
度ドレイン領域8の形成される領域を開口させたレジス
トマスク28を形成し、このレジストマスク26を用い
て、60KeV,8.0E15/cm2でヒ素をイオン
打込みして、ソース領域4及び高濃度ドレイン領域8を
形成する。ゲート導電膜7の端部から高濃度ドレイン領
域8の端部までは0.7μm程度離間し、p型ウエル2
の端部から高濃度ドレイン領域8の端部までは0.5μ
m程度離間し、ゲート導電膜7の端部から接続導電領域
12の端部までは2.65μm程度離間している。続い
て、レジストマスク28を除去し、図27に示すよう
に、ホトリソグラフィによりパターニングを行ない接続
導電領域12の領域を開口させたレジストマスク29を
形成し、このレジストマスク29を用いて、40Ke
V,2.0E15/cm2でフッ化ボロンをイオン打込
みして、コンタクト層14を形成する。このコンタクト
層14は、接続導電領域12の接続抵抗を低減させると
共に、ESD対策のダイオードを形成するために形成す
る。
【0042】次に、図28に示すように、全面を酸化シ
リコン膜15a及びTEOSをソースとしたプラズマC
VDによって形成した酸化シリコン膜(以下、P−TE
OS膜という)15bを順次積層した層間絶縁膜15を
形成し、図29に示すように、CMP(Chemical Mechan
ical Polishing)によって層間絶縁膜15を1μm程度
に平坦化する。
リコン膜15a及びTEOSをソースとしたプラズマC
VDによって形成した酸化シリコン膜(以下、P−TE
OS膜という)15bを順次積層した層間絶縁膜15を
形成し、図29に示すように、CMP(Chemical Mechan
ical Polishing)によって層間絶縁膜15を1μm程度
に平坦化する。
【0043】次に、図30に示すように、ホトリソグラ
フィによりパターニングを行ないコンタクトホールの形
成される領域を開口させたレジストマスク30を形成
し、このレジストマスク26を用いたドライエッチング
によって、図31に示すように径0.8μm程度のコン
タクトホールを形成する。続いて、図32に示すように
前記コンタクトホールにタングステンを埋め込んでプラ
グ16を形成する。ゲート導電膜7の端部から高濃度ド
レイン領域8と接続するプラグ16の端部までは1.0
μm程度離間し、ゲート導電膜7の端部からソース領域
4と接続するプラグ16の端部までは1.05μm程度
離間している。
フィによりパターニングを行ないコンタクトホールの形
成される領域を開口させたレジストマスク30を形成
し、このレジストマスク26を用いたドライエッチング
によって、図31に示すように径0.8μm程度のコン
タクトホールを形成する。続いて、図32に示すように
前記コンタクトホールにタングステンを埋め込んでプラ
グ16を形成する。ゲート導電膜7の端部から高濃度ド
レイン領域8と接続するプラグ16の端部までは1.0
μm程度離間し、ゲート導電膜7の端部からソース領域
4と接続するプラグ16の端部までは1.05μm程度
離間している。
【0044】次に、図33に示すように、全面にアルミ
ニウム膜17´をスパッタにより形成し、全面に堆積さ
せたホトレジストをホトリソグラフィによりパターニン
グして、図34に示すように、1層目の配線層の形成さ
れる領域を覆うレジストマスク31を形成し、このレジ
ストマスク31を用いたドライエッチングによってアル
ミニウム膜17´をパターニングして、図35に示すよ
うに1層目の配線層17を0.5μm程度の厚さに形成
する。配線層17相互の隙間は1.5μm程度となって
いる。この1層目の配線層17によって、各ゲート導電
層7、ソース領域4及び高濃度ドレイン領域8が並列に
接続される。
ニウム膜17´をスパッタにより形成し、全面に堆積さ
せたホトレジストをホトリソグラフィによりパターニン
グして、図34に示すように、1層目の配線層の形成さ
れる領域を覆うレジストマスク31を形成し、このレジ
ストマスク31を用いたドライエッチングによってアル
ミニウム膜17´をパターニングして、図35に示すよ
うに1層目の配線層17を0.5μm程度の厚さに形成
する。配線層17相互の隙間は1.5μm程度となって
いる。この1層目の配線層17によって、各ゲート導電
層7、ソース領域4及び高濃度ドレイン領域8が並列に
接続される。
【0045】次に、図36に示すように、全面にP−T
EOS膜18a、SOG(Spin On Glass)膜18b,P−
TEOS膜18cを順次積層した層間絶縁膜18を厚さ
1.0μm程度に形成し、図37に示すように、ホトリ
ソグラフィによりパターニングを行ないスルーホールの
形成される領域を開口させたレジストマスク32を形成
し、このレジストマスク32を用いたドライエッチング
によって、図38に示すようにスルーホールを径1μm
程度に形成する。続いて、図39に示すように、全面に
アルミニウム膜19´をスパッタにより形成し、全面に
堆積させたホトレジストをホトリソグラフィによりパタ
ーニングして、図40示すように、2層目の配線層の形
成される領域を覆うレジストマスク33を形成し、この
レジストマスク33を用いたドライエッチングによって
アルミニウム膜19´をパターニングして、図41に示
すように2層目の配線層19を厚さ1.2μm程度に形
成する。配線層19相互の隙間は1.2μm程度となっ
ている。
EOS膜18a、SOG(Spin On Glass)膜18b,P−
TEOS膜18cを順次積層した層間絶縁膜18を厚さ
1.0μm程度に形成し、図37に示すように、ホトリ
ソグラフィによりパターニングを行ないスルーホールの
形成される領域を開口させたレジストマスク32を形成
し、このレジストマスク32を用いたドライエッチング
によって、図38に示すようにスルーホールを径1μm
程度に形成する。続いて、図39に示すように、全面に
アルミニウム膜19´をスパッタにより形成し、全面に
堆積させたホトレジストをホトリソグラフィによりパタ
ーニングして、図40示すように、2層目の配線層の形
成される領域を覆うレジストマスク33を形成し、この
レジストマスク33を用いたドライエッチングによって
アルミニウム膜19´をパターニングして、図41に示
すように2層目の配線層19を厚さ1.2μm程度に形
成する。配線層19相互の隙間は1.2μm程度となっ
ている。
【0046】この後、配線層19を覆う保護絶縁膜をP
−TEOS膜、窒化シリコン膜等によって形成し、2層
目の配線層の端部にて前記保護絶縁膜を開口し、図8に
示すゲートパッドG、ドレインパッドDが形成される。
高濃度ドレイン領域8はプラグ16及び配線層17を介
して配線層19と導通し、ゲート導電膜7は、図には表
れないが、同様にプラグ16及び配線層17を介して配
線層19と導通している。ソース領域4は、プラグ1
6、配線層17、コンタクト層14を介して接続導電領
域12と導通し、この接続導電領域12と接続された半
導体基体1の主面の全面に形成される金属膜がソースパ
ッドとなる。
−TEOS膜、窒化シリコン膜等によって形成し、2層
目の配線層の端部にて前記保護絶縁膜を開口し、図8に
示すゲートパッドG、ドレインパッドDが形成される。
高濃度ドレイン領域8はプラグ16及び配線層17を介
して配線層19と導通し、ゲート導電膜7は、図には表
れないが、同様にプラグ16及び配線層17を介して配
線層19と導通している。ソース領域4は、プラグ1
6、配線層17、コンタクト層14を介して接続導電領
域12と導通し、この接続導電領域12と接続された半
導体基体1の主面の全面に形成される金属膜がソースパ
ッドとなる。
【0047】(実施の形態2)図42は、本発明の他の
実施の形態となる半導体装置の要部である電界効果トラ
ンジスタを示す縦断面図である。
実施の形態となる半導体装置の要部である電界効果トラ
ンジスタを示す縦断面図である。
【0048】本実施の形態の電界効果トランジスタの構
成は、前述した実施の形態のソース領域にも台形部を設
け、加えて、接続導電領域としてエピタキシャル基体層
2を縦断するプラグ20を形成し、このプラグ20によ
ってソース領域4と半導体基体1とを電気的に接続す
る。他の構成については前述した実施の形態のトランジ
スタと略同様である。
成は、前述した実施の形態のソース領域にも台形部を設
け、加えて、接続導電領域としてエピタキシャル基体層
2を縦断するプラグ20を形成し、このプラグ20によ
ってソース領域4と半導体基体1とを電気的に接続す
る。他の構成については前述した実施の形態のトランジ
スタと略同様である。
【0049】本実施の形態の電界効果トランジスタはオ
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるp型高不純物濃度の半導体基体1上にp型
のエピタキシャル基体層2をエピタキシャル成長させた
半導体基板を用い、エピタキシャル基体層2側の主面に
形成したp型ウエル3内に高不純物濃度のn型ソース領
域4及びn型低濃度ドレイン領域5が形成され、ソース
領域4及び低濃度ドレイン領域5の間のチャネル形成領
域上にゲート絶縁膜6を介して多結晶シリコン膜7a及
びタングステンシリサイド7bを積層したゲート導電膜
7が形成されている。低濃度ドレイン領域5はゲート絶
縁膜6端部から所定距離離れて高濃度ドレイン領域8と
接続されている。本発明に用いられる半導体基板は、半
導体基体1にエピタキシャル基体層2等の半導体層を形
成したもの以外に、半導体基体単体から構成されたも
の、半導体基体に絶縁層を介して半導体層を形成したも
の(SOI基板)等の種々の形態のものを含んでもよ
い。
フセットドレイン構成となっており、例えば単結晶シリ
コンからなるp型高不純物濃度の半導体基体1上にp型
のエピタキシャル基体層2をエピタキシャル成長させた
半導体基板を用い、エピタキシャル基体層2側の主面に
形成したp型ウエル3内に高不純物濃度のn型ソース領
域4及びn型低濃度ドレイン領域5が形成され、ソース
領域4及び低濃度ドレイン領域5の間のチャネル形成領
域上にゲート絶縁膜6を介して多結晶シリコン膜7a及
びタングステンシリサイド7bを積層したゲート導電膜
7が形成されている。低濃度ドレイン領域5はゲート絶
縁膜6端部から所定距離離れて高濃度ドレイン領域8と
接続されている。本発明に用いられる半導体基板は、半
導体基体1にエピタキシャル基体層2等の半導体層を形
成したもの以外に、半導体基体単体から構成されたも
の、半導体基体に絶縁層を介して半導体層を形成したも
の(SOI基板)等の種々の形態のものを含んでもよ
い。
【0050】本発明の低濃度ドレイン領域5は、チャネ
ル形成領域の表面よりも低い位置に形成される部分と、
チャネル形成領域の表面よりも高い位置に隆起して形成
される台形部とからなっている。チャネル形成領域の表
面よりも高い部分としては、半導体基板の他の部分を除
去することによって、除去されない部分を隆起させて形
成することができるが、本実施の形態では、低濃度ドレ
イン領域5を、チャネル形成領域の表面よりも低い位置
に形成される部分となる半導体基板層5aと、チャネル
形成領域の表面よりも高い位置に隆起して形成され台形
部となるエピタキシャル層5bとによって構成すること
ができる。エピタキシャル層5bは半導体基板層5aを
下地とした選択エピタキシャル成長によって形成し、エ
ピタキシャル層5bの不純物濃度は、半導体基板層5a
の不純物濃度と同等又はそれ以下の不純物濃度とする。
ル形成領域の表面よりも低い位置に形成される部分と、
チャネル形成領域の表面よりも高い位置に隆起して形成
される台形部とからなっている。チャネル形成領域の表
面よりも高い部分としては、半導体基板の他の部分を除
去することによって、除去されない部分を隆起させて形
成することができるが、本実施の形態では、低濃度ドレ
イン領域5を、チャネル形成領域の表面よりも低い位置
に形成される部分となる半導体基板層5aと、チャネル
形成領域の表面よりも高い位置に隆起して形成され台形
部となるエピタキシャル層5bとによって構成すること
ができる。エピタキシャル層5bは半導体基板層5aを
下地とした選択エピタキシャル成長によって形成し、エ
ピタキシャル層5bの不純物濃度は、半導体基板層5a
の不純物濃度と同等又はそれ以下の不純物濃度とする。
【0051】また、本実施の形態ではソース領域4も、
チャネル形成領域の表面よりも低い位置に形成される部
分と、チャネル形成領域の表面よりも高い位置に隆起し
て形成される台形部とからなっている。ソース領域4
を、チャネル形成領域の表面よりも低い位置に形成され
る部分となる半導体基板層4aと、チャネル形成領域の
表面よりも高い位置に隆起して形成され台形部となるエ
ピタキシャル層4bとによって構成する。エピタキシャ
ル層4bは半導体基板層4aを下地とした選択エピタキ
シャル成長によって形成するが、高不純物濃度の下地で
はエピタキシャル成長が困難なため、半導体基板層4b
を低不純物濃度とし、エピタキシャル層4b形成後にイ
オン注入して、半導体基板層4a及びエピタキシャル層
4bを高不純物濃度とし、プラグ16を接続する。
チャネル形成領域の表面よりも低い位置に形成される部
分と、チャネル形成領域の表面よりも高い位置に隆起し
て形成される台形部とからなっている。ソース領域4
を、チャネル形成領域の表面よりも低い位置に形成され
る部分となる半導体基板層4aと、チャネル形成領域の
表面よりも高い位置に隆起して形成され台形部となるエ
ピタキシャル層4bとによって構成する。エピタキシャ
ル層4bは半導体基板層4aを下地とした選択エピタキ
シャル成長によって形成するが、高不純物濃度の下地で
はエピタキシャル成長が困難なため、半導体基板層4b
を低不純物濃度とし、エピタキシャル層4b形成後にイ
オン注入して、半導体基板層4a及びエピタキシャル層
4bを高不純物濃度とし、プラグ16を接続する。
【0052】また、不純物プロファイルを深さ方向に変
化させて、ソース領域4のエピタキシャル層4bは、半
導体基板層4aよりも高不純物濃度とすることによっ
て、オン抵抗を更に低減することができる。エピタキシ
ャル層4bを半導体基板層4aよりも低不純物濃度とす
ることによって、ゲート‐ソース間の容量を低減するこ
とができる。この場合に不純物濃度はチャネル形成領域
の表面から離れるに連れて低くすることも可能である。
化させて、ソース領域4のエピタキシャル層4bは、半
導体基板層4aよりも高不純物濃度とすることによっ
て、オン抵抗を更に低減することができる。エピタキシ
ャル層4bを半導体基板層4aよりも低不純物濃度とす
ることによって、ゲート‐ソース間の容量を低減するこ
とができる。この場合に不純物濃度はチャネル形成領域
の表面から離れるに連れて低くすることも可能である。
【0053】電界効果トランジスタはエピタキシャル基
体層2側の主面の全面に形成された層間絶縁膜15によ
って覆われており、層間絶縁膜15を貫通するタングス
テン等の金属を用いたプラグ16によって層間絶縁膜1
5上に形成された1層目の配線層17と接続されてお
り、配線層17は全面に形成された層間絶縁膜18によ
って覆われており、層間絶縁膜18に設けたスルーホー
ルを通して配線層17が層間絶縁膜18上に形成された
2層目の配線層19と接続されている。
体層2側の主面の全面に形成された層間絶縁膜15によ
って覆われており、層間絶縁膜15を貫通するタングス
テン等の金属を用いたプラグ16によって層間絶縁膜1
5上に形成された1層目の配線層17と接続されてお
り、配線層17は全面に形成された層間絶縁膜18によ
って覆われており、層間絶縁膜18に設けたスルーホー
ルを通して配線層17が層間絶縁膜18上に形成された
2層目の配線層19と接続されている。
【0054】高濃度ドレイン領域8は、プラグ16及び
配線層17によって配線層19と導通し、配線層19の
端部が外部との接続領域であるドレインパッドとなって
いる。ゲート導電膜7は、図42には表れないが、同様
にプラグ16及び配線層17によって配線層19と導通
し、配線層19の端部がゲートパッドとなっている。
配線層17によって配線層19と導通し、配線層19の
端部が外部との接続領域であるドレインパッドとなって
いる。ゲート導電膜7は、図42には表れないが、同様
にプラグ16及び配線層17によって配線層19と導通
し、配線層19の端部がゲートパッドとなっている。
【0055】ソース領域4は、プラグ16及び配線層1
7によってプラグ20と導通し、このプラグ20が半導
体基体1と接続されており、半導体基板1側の主面の全
面に形成される金属膜がソースパッドとなっている。
7によってプラグ20と導通し、このプラグ20が半導
体基体1と接続されており、半導体基板1側の主面の全
面に形成される金属膜がソースパッドとなっている。
【0056】前述した実施の形態では、接続導電領域1
2として高不純物濃度の拡散層を形成していたが、本実
施の形態の電界効果トランジスタでは、接続導電領域が
金属を用いたプラグ20となっている。このため本実施
の形態では、プラグ16と同一の工程によって形成され
る金属のプラグ20を採用することによって、前記拡散
層形成のための不純物注入及び熱処理に要していた時間
を短縮することができる。また、金属のプラグを用いる
ため半導体基体1との接続に必要となる面積を縮小する
ことが可能となり、基本セルのサイズ縮小或いは半導体
チップのサイズ縮小が可能となる。
2として高不純物濃度の拡散層を形成していたが、本実
施の形態の電界効果トランジスタでは、接続導電領域が
金属を用いたプラグ20となっている。このため本実施
の形態では、プラグ16と同一の工程によって形成され
る金属のプラグ20を採用することによって、前記拡散
層形成のための不純物注入及び熱処理に要していた時間
を短縮することができる。また、金属のプラグを用いる
ため半導体基体1との接続に必要となる面積を縮小する
ことが可能となり、基本セルのサイズ縮小或いは半導体
チップのサイズ縮小が可能となる。
【0057】加えて、エピタキシャル層4b,5bの形
成にマスクが不用になるため工程の簡略化が可能にな
る。金属のプラグ20とすることによって低抵抗化され
ソース抵抗が低減する。
成にマスクが不用になるため工程の簡略化が可能にな
る。金属のプラグ20とすることによって低抵抗化され
ソース抵抗が低減する。
【0058】また、図4に示したようにエピタキシャル
層形成の選択エピタキシャル成長では、酸化シリコン上
には選択性がありエピタキシャル層が形成されないた
め、ゲート導電膜7の側面を覆う酸化シリコン膜9には
エピタキシャル層が形成されず、エピタキシャル層4
b,5bとゲート導電膜7との間にファセットが形成さ
れることによって、エピタキシャル層4bを、チャネル
形成領域の表面ではゲート導電膜7に近接させて、表面
から高くなるに連れて徐々にゲート導電膜7から離れて
いく台形形状に形成することができる。このためゲート
‐ソース間或いはゲート‐ドレイン間の容量を低減する
ことができる。
層形成の選択エピタキシャル成長では、酸化シリコン上
には選択性がありエピタキシャル層が形成されないた
め、ゲート導電膜7の側面を覆う酸化シリコン膜9には
エピタキシャル層が形成されず、エピタキシャル層4
b,5bとゲート導電膜7との間にファセットが形成さ
れることによって、エピタキシャル層4bを、チャネル
形成領域の表面ではゲート導電膜7に近接させて、表面
から高くなるに連れて徐々にゲート導電膜7から離れて
いく台形形状に形成することができる。このためゲート
‐ソース間或いはゲート‐ドレイン間の容量を低減する
ことができる。
【0059】加えて、このファセットを利用することに
よって、ソース領域等の半導体領域のゲート側端部に反
対導電型の領域を形成し短チャネル特性を改善する技術
として知られているp型ポケットを容易に形成すること
ができる。
よって、ソース領域等の半導体領域のゲート側端部に反
対導電型の領域を形成し短チャネル特性を改善する技術
として知られているp型ポケットを容易に形成すること
ができる。
【0060】例えば図43に示すように、ファセットが
形成された状態で、ファセットが埋まらない程度の酸化
シリコン膜34を全面に薄く堆積させて、ホトリソグラ
フィによりパターニングし所定領域が開口したレジスト
マスク35を形成し、このレジストマスク35を用いて
ボロン等のp型不純物をイオン打込みして、ソース領域
4の半導体基板層4aのゲート導電膜7側の端部にp型
ポケット4cを形成することができる。このp型ポケッ
ト4c形成のイオン打込み後にファセットを絶縁膜によ
って埋め込んで、以降の工程に進行する。
形成された状態で、ファセットが埋まらない程度の酸化
シリコン膜34を全面に薄く堆積させて、ホトリソグラ
フィによりパターニングし所定領域が開口したレジスト
マスク35を形成し、このレジストマスク35を用いて
ボロン等のp型不純物をイオン打込みして、ソース領域
4の半導体基板層4aのゲート導電膜7側の端部にp型
ポケット4cを形成することができる。このp型ポケッ
ト4c形成のイオン打込み後にファセットを絶縁膜によ
って埋め込んで、以降の工程に進行する。
【0061】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【0062】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 (1)本発明によれば、台形部によって低濃度ドレイン
領域を厚くすることができるのでオン抵抗が低減すると
いう効果がある。 (2)本発明によれば、ドレイン耐圧を決定するチャネ
ル形成領域以下の低濃度ドレイン領域の不純物プロファ
イルは従前と変わりがないので、耐圧を低下させず高い
値を維持することができるという効果がある。 (3)本発明によれば、ホットキャリア発生箇所と絶縁
膜界面までの距離が充分にあるのでホットキャリアの影
響を受けることがなく、低濃度ドレイン領域のゲート下
への廻り込みが小さくなるので、短チャネル特性が向上
するという効果がある。即ち、オフセットドレイン領域
の拡散深さを浅くできるので、ドレイン側からゲート導
電層下へのドレイン不純物導入領域の廻り込みを少なく
できる。従って、短チャネル効果の悪化を防止すること
ができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 (1)本発明によれば、台形部によって低濃度ドレイン
領域を厚くすることができるのでオン抵抗が低減すると
いう効果がある。 (2)本発明によれば、ドレイン耐圧を決定するチャネ
ル形成領域以下の低濃度ドレイン領域の不純物プロファ
イルは従前と変わりがないので、耐圧を低下させず高い
値を維持することができるという効果がある。 (3)本発明によれば、ホットキャリア発生箇所と絶縁
膜界面までの距離が充分にあるのでホットキャリアの影
響を受けることがなく、低濃度ドレイン領域のゲート下
への廻り込みが小さくなるので、短チャネル特性が向上
するという効果がある。即ち、オフセットドレイン領域
の拡散深さを浅くできるので、ドレイン側からゲート導
電層下へのドレイン不純物導入領域の廻り込みを少なく
できる。従って、短チャネル効果の悪化を防止すること
ができる。
【図1】本発明の一の実施の形態である半導体装置の要
部となる電界効果トランジスタを示す縦断面図である。
部となる電界効果トランジスタを示す縦断面図である。
【図2】本発明の一の実施の形態である半導体装置の要
部となる電界効果トランジスタを示す縦断面図である。
部となる電界効果トランジスタを示す縦断面図である。
【図3】本発明の一実施の形態である半導体装置の低濃
度ドレイン領域の不純物プロファイルを示す図である。
度ドレイン領域の不純物プロファイルを示す図である。
【図4】本発明の一実施の形態である半導体装置の要部
となる電界効果トランジスタを拡大して示す部分縦断面
図である。
となる電界効果トランジスタを拡大して示す部分縦断面
図である。
【図5】本発明の一実施の形態である半導体装置の低濃
度ドレイン領域の作用を説明する図である。
度ドレイン領域の作用を説明する図である。
【図6】シリコンとシリコン‐ゲルマニウムとの特性の
違いを説明する図である。
違いを説明する図である。
【図7】シリコンとシリコン‐ゲルマニウムとの特性の
違いを説明する図である。
違いを説明する図である。
【図8】本発明の一実施の形態である半導体装置の配置
を示す平面図である。
を示す平面図である。
【図9】図8のトランジスタ形成領域を拡大して示す部
分平面図である。
分平面図である。
【図10】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図11】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図12】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図13】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図14】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図15】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図16】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図17】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図18】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図19】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図20】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図21】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図22】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図23】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図24】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図25】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図26】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図27】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図28】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図29】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図30】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図31】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図32】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図33】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図34】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図35】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図36】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図37】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図38】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図39】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図40】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図41】本発明の一実施の形態である半導体装置の要
部を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
【図42】本発明の他の実施の形態である半導体装置の
要部となる電界効果トランジスタを示す縦断面図であ
る。
要部となる電界効果トランジスタを示す縦断面図であ
る。
【図43】本発明の他の実施の形態である半導体装置の
要部となる電界効果トランジスタを部分的に拡大して示
す縦断面図である。
要部となる電界効果トランジスタを部分的に拡大して示
す縦断面図である。
1…半導体基体、2…エピタキシャル基体層、3…p型
ウエル、4…ソース領域、5…低濃度ドレイン領域、5
a…半導体基板層、5b…エピタキシャル層、6…ゲー
ト絶縁膜、7…ゲート導電膜、8…高濃度ドレイン領
域、9,13,21,25,34…酸化シリコン膜、1
0…P‐TEOS膜、11…分離絶縁膜、12…接続導
電領域、14…コンタクト層、15,18…層間絶縁
膜、16,20…プラグ、17,19…配線層、22,
24,26,27,28,29,30,31,32,3
3,35…レジストマスク、23…窒化シリコン膜。
ウエル、4…ソース領域、5…低濃度ドレイン領域、5
a…半導体基板層、5b…エピタキシャル層、6…ゲー
ト絶縁膜、7…ゲート導電膜、8…高濃度ドレイン領
域、9,13,21,25,34…酸化シリコン膜、1
0…P‐TEOS膜、11…分離絶縁膜、12…接続導
電領域、14…コンタクト層、15,18…層間絶縁
膜、16,20…プラグ、17,19…配線層、22,
24,26,27,28,29,30,31,32,3
3,35…レジストマスク、23…窒化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蒲原 史朗 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 森川 正敏 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 菅谷 正弘 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 4M104 BB01 BB18 CC01 CC05 DD08 DD16 FF26 FF31 GG09 GG10 GG14 HH20 5F040 DA20 DA22 DB01 EB01 EB02 EC07 EC13 EF09 EF11 EF18 EH02 FA05 FA12 FA16 FC06 FC11 FC21 5F048 AA00 AA01 AA05 AC01 BA05 BA14 BA16 BB05 BB08 BC01 BC03 BC06 BD01 BD09 BE03 BF11 BF16 BG14 DA00 DA25
Claims (15)
- 【請求項1】 絶縁ゲート型電界効果トランジスタを備
えた半導体装置であって、 対向する第1主面及び第2主面を有し、前記第1主面は
第1導電型の半導体領域を有する半導体基板と、 前記第1主面のチャネル形成領域表面にゲート絶縁膜を
介して形成されたゲート導電膜と、 前記ゲート絶縁膜の一端にて前記第1主面の第1導電型
半導体領域に形成され、第2導電型不純物濃度が高い高
濃度ソース領域と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
記第1主面の第1導電型半導体領域に形成され、第2導
電型不純物濃度が低い低濃度ドレイン領域と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
記第1主面の第1導電型半導体領域に形成され、かつ前
記チャネル形成領域とともに前記低濃度ドレイン領域を
挟むように形成された第2導電型不純物濃度が高い高濃
度ドレイン領域とを具備し、 前記低濃度ドレイン領域は、その断面形状が前記チャネ
ル形成領域の表面より高い位置に隆起した台形部を有し
ていることを特徴とする半導体装置。 - 【請求項2】 前記低濃度ドレイン領域の台形部はエピ
タキシャル半導体層からなることを特徴とする請求項1
に記載の半導体装置。 - 【請求項3】 前記低濃度ドレイン領域の前記台形部と
なるエピタキシャル半導体層は、該エピタキシャル層が
形成される下地半導体基板と同等又はそれ以下の不純物
濃度であることを特徴とする請求項2に記載の半導体装
置。 - 【請求項4】 前記低濃度ドレイン領域は打ち込みエネ
ルギの異なる複数回のイオン打ち込みによって不純物導
入がされていることを特徴とする請求項1乃至請求項3
の何れか一項に記載の半導体装置。 - 【請求項5】 前記半導体基板は、第1導電型の高不純
物濃度の半導体基体と、該半導体基体の上面にエピタキ
シャル成長された第1導電型の低不純物濃度のエピタキ
シャル基体層とからなり、前記エピタキシャル基体層を
前記半導体基板の第1主面とし、前記半導体基体を前記
半導体基板の第2主面とし、 前記第2導電型の高濃度ソース領域は、前記エピタキシ
ャル基体層を貫通して前記半導体基体に延びる接続導電
領域によって、前記半導体基板の第2主面と電気的に接
続されていることを特徴とする請求項1乃至請求項4の
何れか一項に記載の半導体装置。 - 【請求項6】 前記接続導電領域は、第1導電型の高不
純物濃度の半導体領域からなることを特徴とする請求項
5に記載の半導体装置。 - 【請求項7】 前記接続導電領域は、金属プラグからな
ることを特徴とする請求項5に記載の半導体装置。 - 【請求項8】 前記台形部となるエピタキシャル半導体
層はシリコン‐ゲルマニウムからなることを特徴とする
請求項2乃至請求項7の何れか一項に記載の半導体装
置。 - 【請求項9】 前記電界効果トランジスタが、半導体基
板の前記第1主面のトランジスタ形成領域に形成された
マルチフィンガ構成のトランジスタであり、このトラン
ジスタの外部接続領域となるゲートパッド及びドレイン
パッドが前記第1主面の他の領域に形成され、ソースパ
ッドが前記第2主面に形成されていることを特徴とする
請求項1乃至請求項8の何れか一項に記載の半導体装
置。 - 【請求項10】 絶縁ゲート型電界効果トランジスタを
備えた半導体装置の製造方法であって、 対向する第1主面及び第2主面を有し、前記第1主面は
第1導電型の半導体領域を有する半導体基板の前記第1
主面のチャネル形成領域表面にゲート絶縁膜を介してゲ
ート導電膜を形成する工程と、 前記ゲート導電膜の前記一端側に対向する他端側にて前
記第1主面の第1導電型半導体領域に形成され、第2導
電型不純物濃度が低い低濃度ドレイン領域の半導体基板
層を形成する工程と、 前記低濃度ドレイン領域の半導体基板層を下地としたエ
ピタキシャル成長によって絶縁性若しくは低不純物濃度
のエピタキシャル半導体層を形成し、このエピタキシャ
ル半導体層に不純物を導入して、その断面形状が前記チ
ャネル形成領域の表面より高い位置に隆起した低濃度ド
レイン領域の台形部を形成する工程と、 前記ゲート絶縁膜の一端にて前記第1主面の第1導電型
半導体領域に形成され、第2導電型不純物濃度が高い高
濃度ソース領域を形成する工程と、前記ゲート導電膜の
前記一端側に対向する他端側にて前記第1主面の第1導
電型半導体領域に形成され、かつ前記チャネル形成領域
とともに前記低濃度ドレイン領域を挟むように形成され
た第2導電型不純物濃度が高い高濃度ドレイン領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項11】 前記エピタキシャル半導体層の形成前
にゲート導電膜の側面に酸化シリコン膜を形成し、この
酸化シリコン膜とエピタキシャル半導体層との間にファ
セツトを形成することを特徴とする請求項10に記載の
半導体装置の製造方法。 - 【請求項12】 前記ファセツトを絶縁膜によって埋め
込むことを特徴とする請求項11に記載の半導体装置の
製造方法。 - 【請求項13】 半導体基板を下地としたエピタキシャ
ル成長によって絶縁性若しくは低不純物濃度のエピタキ
シャル半導体層を形成する工程と、 このエピタキシャル半導体層に不純物を導入して高不純
物濃度の半導体領域を形成する工程と、 前記エピタキシャル半導体層を覆う絶縁膜を形成し、こ
の絶縁膜に前記エピタキシャル半導体層を露出させる開
口を形成する工程と、 前記開口にエピタキシャル半導体層と接続するプラグと
なる金属を埋め込む工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項14】 対向する第1主面及び第2主面を有す
る半導体基板の前記第1主面を下地とした選択エピタキ
シャル成長によって、その断面形状が前記半導体基板主
面より高い位置に隆起した絶縁性若しくは低不純物濃度
のエピタキシャル半導体層を形成する工程と、 このエピタキシャル半導体層に不純物を導入して、高不
純物濃度の台形部を形成する工程と、 前記エピタキシャル半導体層を覆う絶縁膜を形成し、こ
の絶縁膜に前記エピタキシャル半導体層を露出させる開
口を形成する工程と、 前記開口にエピタキシャル半導体層と接続するプラグと
なる金属を埋め込む工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項15】 前記エピタキシャル半導体層にプラグ
埋込用の孔を形成して、前記金属を埋め込むことを特徴
とする請求項13又は請求項14に記載の半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000265741A JP2002076337A (ja) | 2000-09-01 | 2000-09-01 | 半導体装置及び半導体装置の製造方法 |
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Publications (1)
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---|---|
JP2002076337A true JP2002076337A (ja) | 2002-03-15 |
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ID=18752966
Family Applications (1)
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---|---|---|---|
JP2000265741A Pending JP2002076337A (ja) | 2000-09-01 | 2000-09-01 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076337A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
JP2005276912A (ja) * | 2004-03-23 | 2005-10-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
US7176520B2 (en) | 2003-09-05 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
WO2007077748A1 (ja) * | 2005-12-27 | 2007-07-12 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
WO2010098294A1 (ja) * | 2009-02-24 | 2010-09-02 | 三菱電機株式会社 | 炭化珪素半導体装置 |
-
2000
- 2000-09-01 JP JP2000265741A patent/JP2002076337A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7176520B2 (en) | 2003-09-05 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
US7791131B2 (en) | 2003-09-05 | 2010-09-07 | Renesas Electronics Corp. | Semiconductor device and a method of manufacturing the same |
US7994567B2 (en) | 2003-09-05 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
JP2005276912A (ja) * | 2004-03-23 | 2005-10-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
WO2007077748A1 (ja) * | 2005-12-27 | 2007-07-12 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
US7723808B2 (en) | 2005-12-27 | 2010-05-25 | Nec Corporation | Semiconductor device and method of manufacturing semiconductor device |
WO2010098294A1 (ja) * | 2009-02-24 | 2010-09-02 | 三菱電機株式会社 | 炭化珪素半導体装置 |
US8723259B2 (en) | 2009-02-24 | 2014-05-13 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
US10418444B2 (en) | 2009-02-24 | 2019-09-17 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
US10886372B2 (en) | 2009-02-24 | 2021-01-05 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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