KR20030062489A - 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법 - Google Patents

격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20030062489A
KR20030062489A KR1020020002695A KR20020002695A KR20030062489A KR 20030062489 A KR20030062489 A KR 20030062489A KR 1020020002695 A KR1020020002695 A KR 1020020002695A KR 20020002695 A KR20020002695 A KR 20020002695A KR 20030062489 A KR20030062489 A KR 20030062489A
Authority
KR
South Korea
Prior art keywords
region
lattice
predetermined
well
source
Prior art date
Application number
KR1020020002695A
Other languages
English (en)
Other versions
KR100422393B1 (ko
Inventor
이대우
노태문
박일용
양일석
김종대
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2002-0002695A priority Critical patent/KR100422393B1/ko
Priority to US10/179,492 priority patent/US6617656B2/en
Priority to US10/611,502 priority patent/US6770529B2/en
Publication of KR20030062489A publication Critical patent/KR20030062489A/ko
Application granted granted Critical
Publication of KR100422393B1 publication Critical patent/KR100422393B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 격자형 표류 영역 구조를 갖는 EDMOS(extended drain MOS) 소자 및 그 제조 방법에 관한 것으로, 고농도의 n격자와 저농도의 p격자가 인접하여 배열되도록 표류 영역을 형성하여 n격자 및 p격자에 의해 np 접합이 이루어져 드레인 전압 인가에 의해 n격자 및 p격자 상호간에 공핍층이 급격히 증가되어 표류 영역 전체가 공핍층으로 쉽게 형성되면서 높은 내압을 유지할 수 있으며, 동시에 on 저항을 크게 낮출수 있어 결과적으로 전류 구동력을 높일수 있는 격자형 표류 영역 구조를 갖는 EDMOS 소자 및 그 제조 방법이 제시된다.

Description

격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조 방법{EDMOS device with the structure of lattice type drift region and method of manufacturing the same}
본 발명은 격자형 표류 영역 구조를 갖는 EDMOS(extended drain MOS) 소자 및 그 제조 방법에 관한 것으로, 특히 높은 농도의 n형 불순물의 격자(lattice: 이하, n격자)가 인접한 낮은 농도의 p형 불순물의 격자(이하, p격자)와 표류 영역을 형성하고, n격자와 p격자가 서로 np 접합을 이루어 높은 항복 전압과 낮은 on 저항을 동시에 얻을 수 있는 격자형 표류 영역 구조를 갖는 EDMOS 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래의 nEDMOS 소자의 사시도로서, 그 구성을 설명하면 다음과 같다.
p형 실리콘 기판(101)상의 소정 영역에 p웰 영역(104)이 형성되고, p웰 영역(104)의 소정 영역에 확장 드레인 영역인 n- 표류 영역(107)이 형성된다. 그리고, p형 실리콘 기판(101) 상부의 소정 영역에 필드 산화막(109, 109a)이 형성된다. p 웰 영역(104)상의 또다른 소정 영역에 n+ 소오스 영역(112) 및 p+ 소오스 콘택 영역(114)이 서로 인접하여 형성된다. 그리고, n- 표류 영역(107)상의 소정 영역에 n+ 드레인 영역(113)이 형성된다. p형 실리콘 기판(101) 상부의 소정 영역에 게이트 산화막(110)이 개재된 다결정 실리콘 게이트 전극(111)이 형성된다. 여기서, n- 표류 영역(107)은 다결정 실리콘 게이트 전극(111)의 가장자리로부터 n+ 드레인 영역(113)의 아래까지 접하여 확장되어 있다. 그리고, 전체 구조 상부에 형성된 층간 절연막(115)의 소정 영역을 통하여 n+ 소오스 영역(112) 및 p+ 소오스 콘택 영역(114)과 접속되는 소오스 전극(116) 및 n+ 드레인 영역(113)과 접속되는 드레인 전극(117)이 형성된다.
상기와 같이 구성되는 종래의 nEDMOS 소자는 n- 표류 영역(107)이 n형 불순물의 단일층을 갖게 되며, 소자의 항복 전압과 on 저항은 표류 영역의 n형 불순물 농도 및 깊이, 표류 영역 길이등에 따라 제한된다. 즉 n- 표류 영역(107)에서 n형 불순물의 농도가 높아지면 on 저항은 감소되지만, 소자의 항복 전압은 낮아진다. 반면에 n- 표류 영역(107)에서 n형 불순물 농도가 낮아지면 소자의 항복 전압은 높아지지만 on 저항이 높아진다. 이와 같이 종래의 nEDMOS 소자의 n 표류 영역(107)에서 불순물 농도를 높이는데는 소자 특성상 소자의 구조 및 공정에서 많은 제약을 받기 때문에 높은 항복 전압과 낮은 on 저항을 동시에 실현하기 어려운 문제점을 가지고 있다.
본 발명의 목적은 높은 항복 전압과 낮은 on 저항을 동시에 얻을 수 있는 EDMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 높은 농도의 n격자가 인접한 낮은 농도의 p격자와 서로 np 접합을 이루어 높은 항복 전압과 낮은 on 저항을 동시에 얻을 수 있는 격자형 표류 영역 구조를 갖는 EDMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명에서는 nEDMOS 소자의 n- 표류 영역을 n격자 및 p격자 구조로 형성하여 소자의 항복 전압 및 on 저항을 개선시킨다. 본 발명에서 제시한 nEDMOS 소자의 경우, 표류 영역에서의 n격자는 종래 소자의 n- 표류 영역의 농도보다 훨씬 높은 불순물 농도를 가지며, p격자는 웰의 농도와 같다. 따라서 높은 농도의 n격자와 낮은 농도의 p격자가 서로 np 접합층을 이루면서 인접하여 반복됨으로써 드레인 전압 인가시 공핍층(depletion layer)이 np 접합의 양방향으로 급격하게 증가되어, 종래의 nEDMOS 소자보다 본 발명에서의 nEDMOS 소자는 항복 전압을 높이는 동시에 n격자의 높은 불순물 농도로 인해 낮은 on 저항을 가진다. 그리고, 본 발명에 따른 격자 구조를 갖는 nEDMOS 소자는 기존의 CMOS 소자 공정과 함께 제조할 수 있는 공정상의 장점을 가지고 있다. 따라서, n격자 및 p격자의 불순물 농도 및 깊이, n격자 및 p격자간의 간격 및 크기등을 결정하여 n격자의 농도를 높이면서 np 접합간의 공핍층을 쉽게 형성할 수 있도록 공정 및 소자 구조를 최적화시키는 것이 매우 중요하다.
도 1은 종래의 EDMOS 소자의 사시도.
도 2는 본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자의 사시도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자에 사용되는 표류 영역에서의 다양한 격자 구조를 나타낸 도면.
도 4(a) 및 도 4(b)는 종래의 표류 영역 구조와 본 발명의 격자 구조를 갖는 EDMOS 소자에서의 소자 동작시 공핍층(depletion layer)이 형성되는 순서를 설명하기 위한 도면.
도 5(a) 내지 도 5(h)는 본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자의 제조 방법을 순서적으로 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : p형 실리콘 기판
202, 202a 및 202b: 얇은 산화막
203, 203a, 203b 및 203c : 질화막
104 및 204 : p 웰 영역
205 및 205a : 감광막
206 : n형 이온 주입
107 : n- 표류 영역
208 : 격자 및 n 확산 영역을 포함한 표류 영역
208a : n격자
208b : p격자
208c : n 확산 영역
109, 109a, 209 및 209a : 필드 산화막
110 및 210 : 게이트 산화막
111 및 211 : 다결정 실리콘 게이트 전극
112 및 212 : n+ 소오스 영역
113 및 213 : n+ 드레인 영역
114 및 214 : p+ 소오스 콘택 영역
115 및 215 : 층간 절연막
116 및 216 : 소오스 전극
117 및 217 : 드레인 전극
본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자는 실리콘 기판상의 소정 영역에 형성된 웰 영역과, 상기 웰 영역의 소정 영역에 제 1 격자와 제 2 격자가 서로 접하면서 사방으로 반복 배열되어 형성된 격자형 표류 영역과, 상기 실리콘 기판 상부에 상기 웰 영역의 일부분 또는 상기 웰 영역의 일부분과 상기 표류 영역의 일부분에 걸쳐 형성된 필드 산화막과, 상기 표류 영역내의 소정 영역에 형성된 드레인 영역과, 상기 드레인 영역 하부에 형성된 확산 영역과, 상기 웰 영역의 소정 영역에 형성된 소오스 영역 및 소오스 콘택 영역과, 상기 웰 영역 상부의 소정 영역에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 소오스 영역 및 소오스 콘택 영역과 접속되도록 형성된 소오스 전극과, 상기 드레인 영역과 접속되도록 형성된 드레인 전극을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자 제조 방법은 실리콘 기판상의 소정 영역에 웰 영역을 형성하는 단계와, 상기 웰 영역의 소정 영역에 제 1 불순물 이온 주입 공정을 실시하여 제 1 격자의 표류 영역을 정의하는 단계와, 상기 실리콘 기판 상부의 소정 영역에 필드 산화막을 형성하고, 이 공정으로 인해 상기 제 1 격자와 제 2 격자가 서로 접하여 사방으로 반복 배열된 격자형 표류 영역이 형성되는 단계와, 상기 웰 영역에 문턱 전압을 조절하기 위한 제 2 불순물 이온 주입 공정을 실시하는 단계와, 상기 웰 영역 상부에 게이트 절연막 및 다결정 실리콘막을 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와, 제 3 불순물 이온 주입 공정을 실시하여 상기 웰 영역상의 소정 영역에 소오스 영역을 형성하고, 상기 표류 영역의 소정 영역에 드레인 영역을 형성하는 단계와, 제 4 불순물 이온 주입 공정을 실시하여 상기 웰 영역의 상기 소오스 영역에 접하여 소오스 콘택 영역을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 소오스 영역, 드레인 영역 및 게이트 전극을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 격자형 표류 영역 구조를 갖는 EDMOS 소자의 사시로서, 그 구성을 설명하면 다음과 같다.
실리콘 기판(201)상의 소정 영역에 제 1 도전형의 웰 영역(204)이 형성된다. 웰 영역(204)상의 소정 영역에 제 2 도전형의 표류 영역(208)이 격자 구조로 형성된다. 실리콘 기판(201) 상부의 소정 영역에 필드 산화막(209 및 209a)이 형성되는데, 웰 영역(204)의 일부분이나 혹은 웰 영역(204)의 일부분과 표류 영역(208)의 일부분에 걸쳐 형성된다. 표류 영역(208)은 고농도의 n격자(208a)와 웰 영역(204)과 동일 농도로 웰 영역(204)과 연결되어 형성된 p격자(208b)로 이루어져 있다. 표류 영역(208)내의 소정 영역에 드레인 영역(213)이 형성되며, 드레인 영역(213) 하부에는 n격자(208a)와 동일 농도의 n 표류 영역(208c)이 형성된다. 웰 영역(204)의 다른 소정 영역에 소오스 영역(212) 및 소오스 콘택 영역(214)이 형성된다. 웰 영역(204) 상부의 소정 영역에 게이트 절연막(210)을 개재한 다결정 실리콘 게이트 전극(211)이 형성된다. 그리고, 층간 절연막(215)를 통하여 소오스 영역(212) 및 소오스 콘택 영역(214)과 접속되는 소오스 전극(216)이 형성되고, 드레인 영역(213)과 접속되는 드레인 전극(217)이 형성된다.
도 3(a) 내지 도 3(c)는 도 2의 B-B' 라인을 따라 절취한 다양한 격자 구조의 표류 영역을 도시한 것으로, 표류 영역은 nEDMOS 소자의 경우 높은 농도의 n격자(208a)와 비교적 낮은 농도의 p격자(208b)가 np 접합을 이루면서 순차적으로 반복되어 있다.
도 4(a) 및 도 4(b)는 종래의 nEDMOS 소자와 본 발명에 따른 격자 구조를 갖는 nEDMOS 소자의 윗면(top view)에서 본 표류 영역에서의 공핍층이 형성되는 과정을 각각 나타낸 것이다. 도 4(a)에 도시된 종래의 nEDMOS 소자의 경우 드레인 전압이 인가됨에 따라 n-표류 영역의 공핍층은 드레인 영역의 방향(이하, 드레인 측면 방향)으로 생성된다. 여기서, 공핍층은 n-표류 영역의 불순물 농도가 높을수록 n-표류 영역의 일부분에 나타나며, 결과적으로 웰과 표류 영역간의 높은 전계로 인해 항복 전압은 낮아진다. 도 4(b)의 본 발명에 따른 격자 구조를 갖는 nEDMOS 소자의 경우 드레인 전압이 인가됨에 따라 n격자와 p격자의 np 접합으로 인해 양방향으로 드레인 측면 및 횡단 방향으로 공핍층이 확장되며, 표류 영역 전체가 쉽게 공핍(depletion)된다. 따라서, 본 발명에 따른 nEDMOS 소자는 양방향으로 쉽게 형성된 공핍층에 의해 항복 전압은 높아지며, n격자의 높은 불순물 농도로 인해 on 저항은 낮아지게 된다.
도 2, 도 3(a) 내지 도 3(c), 그리고 도 4(a) 및 도 4(b)를 참조하여 종래 기술에 대비한 본 발명에 따른 격자 구조를 갖는 nEDMOS 소자의 특징적인 구성 및 작용을 설명하면 다음과 같다.
도 2에서 nEDMOS 소자의 경우 표류 영역의 n격자가 p웰 영역과 연장된 p격자와 서로 np 접합을 이루면서 사방으로 반복적으로 배열되며, n격자가 p격자에 비해 높은 농도를 가진다. 따라서 드레인 전압 인가시 도 4(b)에서 나타낸 바와 같이, p격자는 주변의 n격자로부터, n격자는 주변의 p격자로부터 급격하게 서로 공핍(depletion)된다. 결과적으로 표류 영역 전체가 공핍되어서 항복 전압을 증가시키며, 동시에 게이트 전압이 인가됨에 따라 높은 불순물 농도를 가지는 n격자로 인해 on 저항은 낮아진다. 그리고 도 3(a) 내지 도 3(c)에서 제시한 다양한 np 격자도 도 2에서와 같이 항복 전압을 높이고 on 저항을 낮게 하는 특징을 가지는 격자 구조로서 nEDMOS 소자에 사용되며, 공핍층이 형성되는 기본적인 원리는 모두 동일하다.
도 5(a) 내지 도 5(h)는 본 발명에 따른 격자 구조를 갖는 EDMOS 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도 또는 사시도이다.
도 5(a)를 참조하면, p형 실리콘 기판(201) 상부에 nEDMOS 소자를 제작하기 위해 300∼400Å 정도의 두께로 산화막(202)을 성장시킨다. 산화막(202) 상부에 저압화학기상증착법(LPCVD)을 이용하여 1000∼1200Å 정도의 두께로 질화막(203)을 증착한다.
도 5(b)를 참조하면, p웰 영역(204)을 형성하기 위한 공정으로 전체 구조 상부에 감광막(photoresist)(도시안됨)을 도포한 후 p웰 마스크를 이용한 사진 전사 공정으로 p웰 영역을 정의한 후 질화막(203)을 식각하면 p웰 영역의 양쪽 가장자리에 질화막(203a 및 203b)이 잔류하게 된다. 붕소(boron) 이온을 약 1.0∼2.0×1013㎝-2의 도우즈로 이온 주입한 후 감광막을 제거하고, 1150℃의 온도와 N2분위기에서 열처리를 실시하면 p웰 영역(204)이 형성된다.
도 5(c)를 참조하면, 잔류하는 질화막(203a 및 203b)과 산화막(202)을 습식 식각으로 제거한 후 300∼400Å의 두께로 산화막(202a)을 성장시킨다. 이어서 nEDMOS 소자의 격자 구조의 표류 영역(drift region)을 형성하기 위해 감광막(205 및 205a)을 도포한 후 사진 전사 공정으로 n격자(208a)의 표류 영역(208)을 정의하고 인(P)을 이온 주입한다. 여기서 n격자(208a)의 표류 영역(208)을 형성하기 위한 마스크는 도 3(a) 내지 도 3(c)에 제시한 다양한 격자 구조를 갖는 마스크를 사용한다.
도 5(d)를 참조하면, 감광막(205 및 205a)과 산화막(202a)을 제거한 후 300∼400Å의 두께로 산화막(202b)을 성장시키고, 1400∼1600Å의 두께로 질화막을 증착한 다음, 소자의 활성 영역(active region)을 정의하기 위해 감광막(도시안됨)을 도포하고 사진 전사 및 건식 식각 공정으로 질화막을 식각하면 활성 영역상에 소정의 질화막(203c)이 남게된다. 이어서 감광막을 제거한 후 6000∼7000Å 정도의 두께로 필드 산화막(209 및 209a)을 성장시키면 p웰 영역(204)내에 표류 영역(208)이 형성된다.
도 5(e)를 참조하면, 질화막(203c)을 습식 식각으로 제거한 후 산화막(202b)을 제거한다. 약 200∼300Å의 두께로 산화막(도시안됨)을 성장시킨 후 소자의 문턱 전압을 조절하기 위해 붕소(P) 이온 주입 공정을 실시한다. 산화막(도시안됨)을 제거한 후 게이트 산화막(210)을 성장시키고, 다결정 실리콘막을 증착하고 POCl3도핑(doping)을 수행한다. 감광막(도시안됨)을 도포한 후 게이트 마스크를 이용한 사진 전사 및 건식 식각 공정을 실시하여 다결정 실리콘 게이트 전극(211)을 형성한다. 이어서 100∼200Å 정도의 산화막(도시안됨)을 성장시킨 후 감광막(도시안됨)을 도포하고 사진 전사 공정을 실시하여 소오스 및 드레인 영역을 정의한다. 그리고, 비소(As) 이온을 주입하여 소오스 영역(212) 및 드레인 영역(213)을 형성한다. 감광막(도시안됨)을 제거한 후 p+ 소오스 콘택 영역(214)을 형성하기 위해 p+ 마스크를 사용하여 붕소(B)를 이온 주입한다. 이어서 900℃의 온도에서 열처리 공정을 실시한다.
도 5(f)는 도 5(e)의 입체도를 나타낸 것으로서, 표류 영역(208)내에 n격자(208a) 및 p격자(208b)가 혼합되어 있는 구조이며, n격자(208a)의 농도가 p격자(208b)의 농도보다 상대적으로 높다. 여기서, p격자(208b)는 p웰(204)과 같은 농도로 서로 연결되어 있으며, 별도의 마스크를 사용하지 않고 n격자(208a)를 형성하는 공정에서 자동으로 형성(self-align)된다. 그러나, p격자(208b)의 농도를 다소 높이거나 조절하고자 할 때에는 별도의 p격자(208b)의 마스크를 선택적으로 사용한다. 그리고 n+ 드레인 영역(213) 하부에는 n격자(208a)와 동일한 농도의 n표류 영역(208c)이 n격자 형성시 동일한 마스크 및 공정상에서 형성된다.
도 5(g)를 참조하면, 다결정 실리콘 게이트 전극(211) 상부에 6000Å 정도의두께로 층간 절연막(215)을 저온에서 증착한다. 여기서, 층간 절연막(215)은 1500Å 정도 두께의 TEOS 산화막과 4500Å 정도 두께의 BPSG(boron phosphorus silicon glass)막이 사용된다. 이어서 감광막(도시안됨)을 도포한 후 콘택 마스크를 이용한 사진 전사 공정 및 건식 식각 공정으로 층간 절연막(215)을 패터닝하여 n+ 소오스 영역(212), n+ 드레인 영역(213), 및 p+ 소오스 콘택 영역(214)을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 금속층을 형성하고 금속층을 사진 전사 및 식각 공정으로 패터닝하여 소오스 전극(216)과 드레인 전극(217), 게이트 전극(도시안됨)을 형성한 후 열처리 공정을 실시한다. 이에 의해 도 5(h)에서 도시된 바와 같이 n격자(208a) 및 p격자(208b)로서 np 접합이 이루어진 격자 구조의 표류 영역(208)을 갖는 고전압 nEDMOS 소자가 제조된다.
상술한 바와 같이 본 발명에 의하면 높은 농도의 n격자와 인접한 낮은 농도의 p격자가 서로 np 접합을 이루어 높은 항복 전압과 낮은 on 저항을 동시에 얻을 수 있다. 따라서, 본 발명에서 제시한 격자 구조의 표류 영역을 갖는 EDMOS 소자는 중전압 및 고전압 전력 소자로서 전력 IC 분야에 응용 범위가 매우 넓다. 특히 자동차용 전원 및 모터 제어 IC, 통신용 단말기 및 디스플레이 구동 IC등에 적용될수 있는 소자로서 고전압, 고속 및 고성능이 요구되는 반도체 전력 IC에 사용된다.

Claims (6)

  1. 실리콘 기판상의 소정 영역에 형성된 웰 영역과,
    상기 웰 영역의 소정 영역에 제 1 격자와 제 2 격자가 서로 접하면서 사방으로 반복 배열되어 형성된 격자형 표류 영역과,
    상기 실리콘 기판 상부에 상기 웰 영역의 일부분 또는 상기 웰 영역의 일부분과 상기 표류 영역의 일부분에 걸쳐 형성된 필드 산화막과,
    상기 표류 영역내의 소정 영역에 형성된 드레인 영역과
    상기 드레인 영역 하부에 형성된 확산 영역과,
    상기 웰 영역의 소정 영역에 형성된 소오스 영역 및 소오스 콘택 영역과,
    상기 웰 영역 상부의 소정 영역에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 소오스 영역 및 소오스 콘택 영역과 접속되도록 형성된 소오스 전극과,
    상기 드레인 영역과 접속되도록 형성된 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자.
  2. 제 1 항에 있어서, 상기 표류 영역은 고농도의 상기 제 1 격자와 저농도의 상기 제 2 격자가 서로 접하면서 사방으로 반복 배열된 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 격자는 상기 웰 영역과 동일 농도로 형성된 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 격자는 마스크 작업을 추가하여 상기 웰 영역과 다른 농도로 형성된 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자.
  5. 실리콘 기판상의 소정 영역에 웰 영역을 형성하는 단계와,
    상기 웰 영역의 소정 영역에 제 1 불순물 이온 주입 공정을 실시하여 제 1 격자의 표류 영역을 정의하는 단계와,
    상기 실리콘 기판 상부의 소정 영역에 필드 산화막을 형성하고, 이 공정으로 인해 상기 제 1 격자와 제 2 격자가 서로 접하여 사방으로 반복 배열된 격자형 표류 영역이 형성되는 단계와,
    상기 웰 영역에 문턱 전압을 조절하기 위한 제 2 불순물 이온 주입 공정을 실시하는 단계와,
    상기 웰 영역 상부에 게이트 절연막 및 다결정 실리콘막을 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와,
    제 3 불순물 이온 주입 공정을 실시하여 상기 웰 영역상의 소정 영역에 소오스 영역을 형성하고, 상기 표류 영역의 소정 영역에 드레인 영역을 형성하는 단계와,
    제 4 불순물 이온 주입 공정을 실시하여 상기 웰 영역의 상기 소오스 영역에 접하여 소오스 콘택 영역을 형성하는 단계와,
    전체 구조 상부에 층간 절연막을 형성한 후 상기 소오스 영역, 드레인 영역 및 게이트 전극을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀이 매립되도록 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자 제조 방법.
  6. 제 5 항에 있어서, 상기 제 1 격자는 상기 제 2 격자보다 고농도로 형성되는 것을 특징으로 하는 격자형 표류 영역 구조를 갖는 EDMOS 소자 제조 방법.
KR10-2002-0002695A 2002-01-17 2002-01-17 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법 KR100422393B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0002695A KR100422393B1 (ko) 2002-01-17 2002-01-17 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법
US10/179,492 US6617656B2 (en) 2002-01-17 2002-06-24 EDMOS device having a lattice type drift region
US10/611,502 US6770529B2 (en) 2002-01-17 2003-06-30 EDMOS device having a lattice type drift region and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0002695A KR100422393B1 (ko) 2002-01-17 2002-01-17 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20030062489A true KR20030062489A (ko) 2003-07-28
KR100422393B1 KR100422393B1 (ko) 2004-03-11

Family

ID=19718542

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0002695A KR100422393B1 (ko) 2002-01-17 2002-01-17 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US6617656B2 (ko)
KR (1) KR100422393B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791710B1 (ko) * 2006-12-26 2008-01-04 동부일렉트로닉스 주식회사 Ｅｄｍｏｓ소자의 제조 방법
CN102637736A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 高压ldmos器件

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422393B1 (ko) * 2002-01-17 2004-03-11 한국전자통신연구원 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법
US7180322B1 (en) 2002-04-16 2007-02-20 Transmeta Corporation Closed loop feedback control of integrated circuits
US7941675B2 (en) 2002-12-31 2011-05-10 Burr James B Adaptive power control
US7228242B2 (en) 2002-12-31 2007-06-05 Transmeta Corporation Adaptive power control based on pre package characterization of integrated circuits
US7953990B2 (en) 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7323367B1 (en) 2002-12-31 2008-01-29 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
DE10310552B4 (de) * 2003-03-11 2014-01-23 Infineon Technologies Ag Feldeffekttransistor und Halbleiterchip mit diesem Feldeffekttransistor
US7074658B2 (en) * 2003-05-05 2006-07-11 Vanguard International Semiconductor Corporatio Structure for an LDMOS transistor and fabrication method for thereof
US7174528B1 (en) 2003-10-10 2007-02-06 Transmeta Corporation Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US7462526B2 (en) * 2003-11-18 2008-12-09 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7649402B1 (en) 2003-12-23 2010-01-19 Tien-Min Chen Feedback-controlled body-bias voltage source
US7012461B1 (en) 2003-12-23 2006-03-14 Transmeta Corporation Stabilization component for a substrate potential regulation circuit
US7129771B1 (en) 2003-12-23 2006-10-31 Transmeta Corporation Servo loop for well bias voltage source
US7692477B1 (en) 2003-12-23 2010-04-06 Tien-Min Chen Precise control component for a substrate potential regulation circuit
US7645673B1 (en) 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US7388260B1 (en) 2004-03-31 2008-06-17 Transmeta Corporation Structure for spanning gap in body-bias voltage routing structure
US7774625B1 (en) 2004-06-22 2010-08-10 Eric Chien-Li Sheng Adaptive voltage control by accessing information stored within and specific to a microprocessor
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
US20060151822A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan DRAM with high K dielectric storage capacitor and method of making the same
US7305647B1 (en) 2005-07-28 2007-12-04 Transmeta Corporation Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
KR100770539B1 (ko) * 2006-08-11 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
WO2008114167A2 (en) * 2007-03-19 2008-09-25 Nxp B.V. Extended drain transistor with resecced gate and method of producing the same
DE102007034802B8 (de) * 2007-03-26 2012-11-29 X-Fab Semiconductor Foundries Ag Lateraler Hochvolt-MOS-Transistor mit RESURF-Struktur
US8012814B2 (en) * 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
US8120110B2 (en) * 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US7977743B2 (en) * 2009-02-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Alternating-doping profile for source/drain of a FET
US8299547B2 (en) 2011-01-03 2012-10-30 International Business Machines Corporation Lateral extended drain metal oxide semiconductor field effect transistor (LEDMOSFET) with tapered dielectric plates
US8901676B2 (en) 2011-01-03 2014-12-02 International Business Machines Corporation Lateral extended drain metal oxide semiconductor field effect transistor (LEDMOSFET) having a high drain-to-body breakdown voltage (Vb), a method of forming an LEDMOSFET, and a silicon-controlled rectifier (SCR) incorporating a complementary pair of LEDMOSFETs
TWI463661B (zh) * 2011-03-16 2014-12-01 Richtek Technology Corp 高壓元件及其製造方法
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
US9245960B2 (en) 2013-02-08 2016-01-26 Globalfoundries Inc. Lateral extended drain metal oxide semiconductor field effect transistor (LEDMOSFET) with tapered airgap field plates
CN105514166B (zh) * 2015-12-22 2018-04-17 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
TWI634658B (zh) * 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
CN110021663B (zh) 2018-01-09 2023-08-15 联华电子股份有限公司 半导体元件
CN110350032A (zh) 2018-04-04 2019-10-18 无锡华润上华科技有限公司 一种半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135307A (ja) * 1993-06-30 1995-05-23 Shindengen Electric Mfg Co Ltd 半導体装置
BE1007283A3 (nl) * 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4014676B2 (ja) * 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
JP3436172B2 (ja) * 1999-03-02 2003-08-11 信越半導体株式会社 半導体装置の製造方法
JP4774580B2 (ja) * 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP2001298183A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体装置
JP4240752B2 (ja) * 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
KR100422393B1 (ko) * 2002-01-17 2004-03-11 한국전자통신연구원 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791710B1 (ko) * 2006-12-26 2008-01-04 동부일렉트로닉스 주식회사 Ｅｄｍｏｓ소자의 제조 방법
CN102637736A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 高压ldmos器件
CN102637736B (zh) * 2011-02-10 2014-06-25 上海华虹宏力半导体制造有限公司 高压ldmos器件

Also Published As

Publication number Publication date
KR100422393B1 (ko) 2004-03-11
US20030132459A1 (en) 2003-07-17
US20040002196A1 (en) 2004-01-01
US6770529B2 (en) 2004-08-03
US6617656B2 (en) 2003-09-09

Similar Documents

Publication Publication Date Title
KR100422393B1 (ko) 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법
KR100400079B1 (ko) 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US5689128A (en) High density trenched DMOS transistor
KR100445904B1 (ko) 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
KR890004469B1 (ko) 종형 mosfet와 그 제조방법
KR100442881B1 (ko) 고전압 종형 디모스 트랜지스터 및 그 제조방법
US5945710A (en) Semiconductor device with doped contact impurity regions having particular doping levels
KR19990037698A (ko) 트랜지스터 및 그 형성 방법
JPH07115192A (ja) 垂直形ｍｏｓトランジスタの製造方法
TW591752B (en) Symmetric trench MOSFET device and method of making same
US5541132A (en) Insulated gate semiconductor device and method of manufacture
KR101469343B1 (ko) 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
JP2005536868A (ja) 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
KR19990050418A (ko) 이중 필드판 구조를 갖는 전력소자
JP2007059632A (ja) 半導体素子及びその製造方法
CN113628973B (zh) 碳化硅mosfet器件及其制造方法
CN113809162B (zh) 功率元件
US6451645B1 (en) Method for manufacturing semiconductor device with power semiconductor element and diode
US7015103B2 (en) Method for fabricating vertical transistor
JP2002076337A (ja) 半導体装置及び半導体装置の製造方法
CN111092113B (zh) 金氧半场效应晶体管的终端区结构及其制造方法
KR100194691B1 (ko) 반도체 장치 및 그 제조 방법
KR100452947B1 (ko) 반도체 소자의 제조 방법
KR100210331B1 (ko) 수평 이중 확산 mos 트랜지스터의 제조 방법
JP2836575B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140113

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee