JPH07135307A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】 （修正有）
【目的】１チップ上に集積可能な高電圧用ＭＩＳＦＥＴ
を備える半導体装置において、オン抵抗と占有面積の小
さい高電圧用ＭＩＳＦＥＴを実現すること。 【構成】ドレイン電極２５と、ソース電極２４、基板１
１及びゲート電極２６との間に降伏電圧より低い電圧を
印加して延長ドレイン領域であるｎー 型拡散領域１３と
ｐ- 半導体基板１１との接合面より空乏層を拡張させ、
延長ドレイン領域と複数のフィールドリング２１との接
合面より空乏層を拡張させたとき、この空乏層同士が接
続し延長ドレイン領域と複数のフィールドリングとが少
なくとも局所的にその全厚さにわたって空乏化されるよ
うになっているものである。
を備える半導体装置において、オン抵抗と占有面積の小
さい高電圧用ＭＩＳＦＥＴを実現すること。 【構成】ドレイン電極２５と、ソース電極２４、基板１
１及びゲート電極２６との間に降伏電圧より低い電圧を
印加して延長ドレイン領域であるｎー 型拡散領域１３と
ｐ- 半導体基板１１との接合面より空乏層を拡張させ、
延長ドレイン領域と複数のフィールドリング２１との接
合面より空乏層を拡張させたとき、この空乏層同士が接
続し延長ドレイン領域と複数のフィールドリングとが少
なくとも局所的にその全厚さにわたって空乏化されるよ
うになっているものである。
Description
【０００１】
【産業上の利用分野】この発明は高電圧用ＭＩＳＦＥＴ
を備える半導体に関し、特にその耐電圧構造に関するも
のである。
を備える半導体に関し、特にその耐電圧構造に関するも
のである。
【０００２】
【従来の技術】パワーエレクトロニクスの分野に用いら
れる半導体装置においては、１つの半導体集積回路装置
内で、低い電源電圧で駆動する論理素子と組み合わせる
ことができる高電圧用ＭＩＳＦＥＴが要求され、この要
求はしばしば５００ボルト以上になる。このような耐電
圧構造を持ったＭＩＳＦＥＴのうち、代表的なｎチャネ
ル型ＭＯＳＦＥＴとして、図４に示す特開昭６３ー３１
４８ （３） ６９号公報の技術を挙げることができる。図４におい
て、ｐ- 型半導体基板１１の表面は、二酸化ケイ素層１
２によって被覆されている。ｐ- 型半導体基板の表面側
に、金属ドレイン電極２５が導電接続するｎ+ 型ドレイ
ン領域１４が形成されている。このｎ+ 型ドレイン領域
から横方向に離間して、ｎ+ 型ソース領域２０が形成さ
れ、ｐ+ 型コンタクト領域１９は、ｎ+ 型ソース領域の
隣りにｎ+ 型ドレイン領域から遠い位置に形成される。
金属ソース電極２４は、ｐ+ 型コンタクト領域１９とｎ
+ 型ソース領域２０に導電接続する。多結晶シリコンゲ
ート２６はゲート電極であり、このゲートが基板表面上
に二酸化ケイ素層１２の極めて薄くなっている部分を介
在しかつゲートの下の基板表面側でこのゲートにより反
転され得るチャネルから絶縁されるように、ソース電極
２４とドレイン電極２５との間に配置されている。絶縁
層２７はこのゲート電極と二酸化ケイ素層を被覆してい
る。ゲート電極の下には、しきい値電圧を調整するｐ型
打ち込み層１８と突き抜け降伏電圧を改善するｐ型打ち
込み層１７がある。ｎ- 型拡散領域１３は延長ドレイン
領域を形成しており、ゲート２６の下からｎ+ 型ドレイ
ン領域１４までこのｎ+ 型ドレイン領域の反対側と同じ
距離だけ延在している。また、ｎ-型拡散領域１３の表
面側には、ｐ型の不純物層２３が形成されている。
れる半導体装置においては、１つの半導体集積回路装置
内で、低い電源電圧で駆動する論理素子と組み合わせる
ことができる高電圧用ＭＩＳＦＥＴが要求され、この要
求はしばしば５００ボルト以上になる。このような耐電
圧構造を持ったＭＩＳＦＥＴのうち、代表的なｎチャネ
ル型ＭＯＳＦＥＴとして、図４に示す特開昭６３ー３１
４８ （３） ６９号公報の技術を挙げることができる。図４におい
て、ｐ- 型半導体基板１１の表面は、二酸化ケイ素層１
２によって被覆されている。ｐ- 型半導体基板の表面側
に、金属ドレイン電極２５が導電接続するｎ+ 型ドレイ
ン領域１４が形成されている。このｎ+ 型ドレイン領域
から横方向に離間して、ｎ+ 型ソース領域２０が形成さ
れ、ｐ+ 型コンタクト領域１９は、ｎ+ 型ソース領域の
隣りにｎ+ 型ドレイン領域から遠い位置に形成される。
金属ソース電極２４は、ｐ+ 型コンタクト領域１９とｎ
+ 型ソース領域２０に導電接続する。多結晶シリコンゲ
ート２６はゲート電極であり、このゲートが基板表面上
に二酸化ケイ素層１２の極めて薄くなっている部分を介
在しかつゲートの下の基板表面側でこのゲートにより反
転され得るチャネルから絶縁されるように、ソース電極
２４とドレイン電極２５との間に配置されている。絶縁
層２７はこのゲート電極と二酸化ケイ素層を被覆してい
る。ゲート電極の下には、しきい値電圧を調整するｐ型
打ち込み層１８と突き抜け降伏電圧を改善するｐ型打ち
込み層１７がある。ｎ- 型拡散領域１３は延長ドレイン
領域を形成しており、ゲート２６の下からｎ+ 型ドレイ
ン領域１４までこのｎ+ 型ドレイン領域の反対側と同じ
距離だけ延在している。また、ｎ-型拡散領域１３の表
面側には、ｐ型の不純物層２３が形成されている。
【０００３】このＭＯＳＦＥＴにおいて、ドレイン電極
２５と、ソース電極２４、半導体基板１１およびゲート
電極２６との間に電圧を印加して延長ドレイン領域であ
るｎ- 型拡散領域１３と半導体基板１１とのｐｎ接合面
から第１の空乏層を広げ、この延長ドレイン領域とｐ型
不純物層２３とのｐｎ接合面より第２の空乏層を広げた
とき、この第１と第２の空乏層が接続し延長ドレイン領
域をピンチオフして完全に空乏化し、同時に第２の空乏
層はｐ型不純物層２３を完全に空乏化するので、電圧は
空乏化した延長ドレイン領域とｐ型不純物層の全域にわ
たって分布し、基板表面で局所的な電界の強さが緩和さ
れて高い降伏電圧が得られる。延長ドレイン領域である
ｎ- 型拡散領域１３は、第１と第２の空乏層によって完
全に空乏化するように、その正味の電荷数は約２×１０
12／cm2 に設定され、ｐ型不純物層２３は、第２の空乏
層によって完全に空乏化するように、その正味の電荷数
は （４） 約１×１０12／cm2 に設定される。図４において、ｎ-
型拡散領域１３の表面側にｐ型不純物層２３を備えてい
ない場合には、延長ドレイン領域であるｎ- 型拡散領域
１３は半導体基板１１とのｐｎ接合面から広げた空乏層
によって空乏化するように、その正味の電荷数は約１×
１０12／cm2 に設定される。そのため、図４のように、
ｎ- 型拡散領域１３の表面側にｐ型不純物層２３を備え
ことにより、延長ドレイン領域のｎ型領域の正味の電荷
数を約２倍にできる。
２５と、ソース電極２４、半導体基板１１およびゲート
電極２６との間に電圧を印加して延長ドレイン領域であ
るｎ- 型拡散領域１３と半導体基板１１とのｐｎ接合面
から第１の空乏層を広げ、この延長ドレイン領域とｐ型
不純物層２３とのｐｎ接合面より第２の空乏層を広げた
とき、この第１と第２の空乏層が接続し延長ドレイン領
域をピンチオフして完全に空乏化し、同時に第２の空乏
層はｐ型不純物層２３を完全に空乏化するので、電圧は
空乏化した延長ドレイン領域とｐ型不純物層の全域にわ
たって分布し、基板表面で局所的な電界の強さが緩和さ
れて高い降伏電圧が得られる。延長ドレイン領域である
ｎ- 型拡散領域１３は、第１と第２の空乏層によって完
全に空乏化するように、その正味の電荷数は約２×１０
12／cm2 に設定され、ｐ型不純物層２３は、第２の空乏
層によって完全に空乏化するように、その正味の電荷数
は （４） 約１×１０12／cm2 に設定される。図４において、ｎ-
型拡散領域１３の表面側にｐ型不純物層２３を備えてい
ない場合には、延長ドレイン領域であるｎ- 型拡散領域
１３は半導体基板１１とのｐｎ接合面から広げた空乏層
によって空乏化するように、その正味の電荷数は約１×
１０12／cm2 に設定される。そのため、図４のように、
ｎ- 型拡散領域１３の表面側にｐ型不純物層２３を備え
ことにより、延長ドレイン領域のｎ型領域の正味の電荷
数を約２倍にできる。
【０００４】また、図４のＭＯＳＦＥＴでは、ゲート電
極２６およびドレイン電極２５が、ゲートの下で極めて
薄くなっている二酸化ケイ素層１２の部分に比して厚い
二酸化ケイ素層の部分の表面をｐ型不純物層２３の一部
の上方にまで延びており、このゲート電極とドレイン電
極の延長された部分はフィールドプレートとして機能
し、延長ドレイン領域とｐ型不純物層のある領域の基板
表面の局所的な電界強度のピークを緩和し、延長ドレイ
ン領域とｐ型不純物層のある領域の表面で平均的な電界
強度を強くして、降伏電圧を更に高くしている。
極２６およびドレイン電極２５が、ゲートの下で極めて
薄くなっている二酸化ケイ素層１２の部分に比して厚い
二酸化ケイ素層の部分の表面をｐ型不純物層２３の一部
の上方にまで延びており、このゲート電極とドレイン電
極の延長された部分はフィールドプレートとして機能
し、延長ドレイン領域とｐ型不純物層のある領域の基板
表面の局所的な電界強度のピークを緩和し、延長ドレイ
ン領域とｐ型不純物層のある領域の表面で平均的な電界
強度を強くして、降伏電圧を更に高くしている。
【０００５】
【発明が解決しようとする課題】図４のように、基板表
面側に横型に形成され、延長ドレイン領域と延長ドレイ
ン領域の表面側にｐ型不純物層を備える高電圧用ＭＩＳ
ＦＥＴにおいて、延長ドレイン領域の全長は、このＭＩ
ＳＦＥＴのオン抵抗や全体の面積に大きく影響する要因
であるから、耐電圧の要求を満たす範囲内でなるべく短
く設定されるのが好ましい。降伏電圧を保ちながら延長
ドレイン領域の全長をなるべく短くするためには、延長
ドレイン領域およびｐ型不純物層でで局所的な電界強度
のピークを緩和しかつ平均的に電界強度を強くする必要
がある。また、延長ドレイン領域およびｐ型不純物層の
ある領域の基板表面に沿った電位分布は、基板表面に沿
った電界の強さの横方向（基盤に対して水平方向）成分
によって決まるので、電界強度を有効に活かすために
は、電界の強さの縦方向（基盤に対して垂直方向）成分
はなるべく小さい方がよく、すなわち電界の向きが延長
ドレイン領域およびｐ型不純物層のある領域の基板表面
で基板に対して横方向に向いており、等電位線が （５） 基板表面で基板に対して垂直に入射していることが好ま
しい。図４のような高電圧用ＭＩＳＦＥＴにおいては、
フィールドプレートを備えることにより、延長ドレイン
領域およびｐ型不純物層のある領域の基板表面で平均的
な電界強度を強くできるため、フィールドプレートを備
えない場合に比べて延長ドレイン領域の全長を短くでき
るのだが、フィールドプレートの下部の基板表面で、電
界の向きは基板に対して斜め方向に向いており、この等
電位線は基板表面で基板に対して斜めに入射している。
そのため、フィールドプレートによる電界は決して好ま
しいものではなく、改善の必要がある。
面側に横型に形成され、延長ドレイン領域と延長ドレイ
ン領域の表面側にｐ型不純物層を備える高電圧用ＭＩＳ
ＦＥＴにおいて、延長ドレイン領域の全長は、このＭＩ
ＳＦＥＴのオン抵抗や全体の面積に大きく影響する要因
であるから、耐電圧の要求を満たす範囲内でなるべく短
く設定されるのが好ましい。降伏電圧を保ちながら延長
ドレイン領域の全長をなるべく短くするためには、延長
ドレイン領域およびｐ型不純物層でで局所的な電界強度
のピークを緩和しかつ平均的に電界強度を強くする必要
がある。また、延長ドレイン領域およびｐ型不純物層の
ある領域の基板表面に沿った電位分布は、基板表面に沿
った電界の強さの横方向（基盤に対して水平方向）成分
によって決まるので、電界強度を有効に活かすために
は、電界の強さの縦方向（基盤に対して垂直方向）成分
はなるべく小さい方がよく、すなわち電界の向きが延長
ドレイン領域およびｐ型不純物層のある領域の基板表面
で基板に対して横方向に向いており、等電位線が （５） 基板表面で基板に対して垂直に入射していることが好ま
しい。図４のような高電圧用ＭＩＳＦＥＴにおいては、
フィールドプレートを備えることにより、延長ドレイン
領域およびｐ型不純物層のある領域の基板表面で平均的
な電界強度を強くできるため、フィールドプレートを備
えない場合に比べて延長ドレイン領域の全長を短くでき
るのだが、フィールドプレートの下部の基板表面で、電
界の向きは基板に対して斜め方向に向いており、この等
電位線は基板表面で基板に対して斜めに入射している。
そのため、フィールドプレートによる電界は決して好ま
しいものではなく、改善の必要がある。
【０００６】
【課題を解決するための手段】本発明に係わる半導体装
置は、第１導電型の半導体基板の表面側に形成されたＭ
ＩＳ部を備える半導体装置であって，ＭＩＳ部における
ソース領域は、ソース電極が導電接続する基板表面側に
形成された第２導電型の高濃度ドレイン領域を備えてお
り、ＭＩＳ部におけるドレイン領域は、基板表面側でソ
ース領域に対峙する第２導電型の延長ドレイン領域と、
延長ドレイン領域の基板表面側に形成されドレイン電極
が導電接続する高濃度ドレイン領域と、延長ドレイン領
域の基板表面側に形成された第１導電型の複数のフィー
ルドリング（島状領域）とを備えており，ＭＩＳ部にお
けるゲート電極は、ソース領域とドレイン領域との間で
基板表面上に絶縁層を介在して形成され、ソース領域と
ドレイン領域との間の基板表面側に形成するチャネルか
ら電気的に分離されており、基板表面上には、ソース領
域とドレイン領域の表面を少なくとも被覆する絶縁層を
備えている当該半導体装置において、ドレイン領域と、
ソース領域、基板及びゲート電極との間に降伏電圧より
低い電圧を印加して延長ドレイン領域と基板との接合面
より空乏層を拡張させ、延長ドレイン領域と第１導電型
の複数のフィールドリングとの接合面より空乏層を拡張
させたとき、この空乏層同士が接続し延長ドレイン領域
と複数のフィールドリングとが少なくとも局所的にその
全厚さにわたって空乏化されるようになっているもので
ある。
置は、第１導電型の半導体基板の表面側に形成されたＭ
ＩＳ部を備える半導体装置であって，ＭＩＳ部における
ソース領域は、ソース電極が導電接続する基板表面側に
形成された第２導電型の高濃度ドレイン領域を備えてお
り、ＭＩＳ部におけるドレイン領域は、基板表面側でソ
ース領域に対峙する第２導電型の延長ドレイン領域と、
延長ドレイン領域の基板表面側に形成されドレイン電極
が導電接続する高濃度ドレイン領域と、延長ドレイン領
域の基板表面側に形成された第１導電型の複数のフィー
ルドリング（島状領域）とを備えており，ＭＩＳ部にお
けるゲート電極は、ソース領域とドレイン領域との間で
基板表面上に絶縁層を介在して形成され、ソース領域と
ドレイン領域との間の基板表面側に形成するチャネルか
ら電気的に分離されており、基板表面上には、ソース領
域とドレイン領域の表面を少なくとも被覆する絶縁層を
備えている当該半導体装置において、ドレイン領域と、
ソース領域、基板及びゲート電極との間に降伏電圧より
低い電圧を印加して延長ドレイン領域と基板との接合面
より空乏層を拡張させ、延長ドレイン領域と第１導電型
の複数のフィールドリングとの接合面より空乏層を拡張
させたとき、この空乏層同士が接続し延長ドレイン領域
と複数のフィールドリングとが少なくとも局所的にその
全厚さにわたって空乏化されるようになっているもので
ある。
【０００７】 （６） ここで、複数のフィールドリングは、高濃度ドレイン領
域と間隔を隔てて形成されていることが好ましい。
域と間隔を隔てて形成されていることが好ましい。
【０００８】ここで、延長ドレイン領域の基板表面側に
ある１つの島状領域と、その１つの島状領域に隣り合う
位置にある延長ドレイン領域の基板表面側にある他の島
状領域との間隔は１０μｍ以下に設定され、延長ドレイ
ン領域の基板表面側にある第１導電型のフィールドリン
グは、その第１導電型不純物のドーピング濃度が５×１
０11／cm2 と３×１０13／cm2 との間に入るように設定
される。
ある１つの島状領域と、その１つの島状領域に隣り合う
位置にある延長ドレイン領域の基板表面側にある他の島
状領域との間隔は１０μｍ以下に設定され、延長ドレイ
ン領域の基板表面側にある第１導電型のフィールドリン
グは、その第１導電型不純物のドーピング濃度が５×１
０11／cm2 と３×１０13／cm2 との間に入るように設定
される。
【０００９】さらに、延長ドレイン領域の表面側にある
１つの島状領域と、その１つの島状領域に隣り合う位置
にある延長ドレイン領域の基板表面側にある他の島状領
域との間で、延長ドレイン領域の不純物濃度の１番高い
位置が、基板表面より０．５μｍから５．０μｍの間に
あってかつ延長ドレイン領域表面の第２導電型の不純物
濃度が１×１０16／cm3 より低くなっていることが好ま
しい。
１つの島状領域と、その１つの島状領域に隣り合う位置
にある延長ドレイン領域の基板表面側にある他の島状領
域との間で、延長ドレイン領域の不純物濃度の１番高い
位置が、基板表面より０．５μｍから５．０μｍの間に
あってかつ延長ドレイン領域表面の第２導電型の不純物
濃度が１×１０16／cm3 より低くなっていることが好ま
しい。
【００１０】
【作用】このような本発明は、１つのフィールドリング
が空乏化した場合に、電位はフィールドリングの空乏化
した領域の全域にわったて分布し、ゲートから高濃度ド
レイン領域の間の基板表面の電位分布に対してｐｎ接合
が逆バイアスになる点、すなわちフィールドリングの高
濃度ドレイン領域よりの端で電界強度は強くなり、この
電界の向きは接合面に対して垂直に、基板に対しては水
平方向に向いており、この等電位線は基板に対して垂直
に入射していることと、逆に、フィールドリングのソー
ス領域よりの端でｐｎ接合は順バイアスとなり電界強度
が弱くなることとを認識したことに基づいている。
が空乏化した場合に、電位はフィールドリングの空乏化
した領域の全域にわったて分布し、ゲートから高濃度ド
レイン領域の間の基板表面の電位分布に対してｐｎ接合
が逆バイアスになる点、すなわちフィールドリングの高
濃度ドレイン領域よりの端で電界強度は強くなり、この
電界の向きは接合面に対して垂直に、基板に対しては水
平方向に向いており、この等電位線は基板に対して垂直
に入射していることと、逆に、フィールドリングのソー
ス領域よりの端でｐｎ接合は順バイアスとなり電界強度
が弱くなることとを認識したことに基づいている。
【００１１】このようにフィールドリングは、ある点で
電界強度を緩和し、同時に別の点で電界強度を強くして
この等電位線は基板に対して垂直に入射しているので、
延長 （７） ドレイン領域の基板表面側の適切な位置に複数のフィー
ルドリングを備えてこれにフィールドプレートと組み合
わせることにより、ゲートと高濃度ドレイン領域の間で
局所的な電界強度のピークを緩和しかつ平均的な電界強
度を強くして、延長ドレイン領域の全長を短くすること
ができる。
電界強度を緩和し、同時に別の点で電界強度を強くして
この等電位線は基板に対して垂直に入射しているので、
延長 （７） ドレイン領域の基板表面側の適切な位置に複数のフィー
ルドリングを備えてこれにフィールドプレートと組み合
わせることにより、ゲートと高濃度ドレイン領域の間で
局所的な電界強度のピークを緩和しかつ平均的な電界強
度を強くして、延長ドレイン領域の全長を短くすること
ができる。
【００１２】さらに、延長ドレイン領域の第２導電型の
領域は、複数のフィールドリングと基板とにより、ピン
チオフされ完全に空乏化するので、延長ドレイン領域の
第２導電型の領域の正味の電荷数を約２×１０12／cm2
とすることができる。そのため、フィールドリングを備
えない場合に比べて、延長ドレイン領域の第２導電型の
領域の正味の電荷数を約２倍にできる。
領域は、複数のフィールドリングと基板とにより、ピン
チオフされ完全に空乏化するので、延長ドレイン領域の
第２導電型の領域の正味の電荷数を約２×１０12／cm2
とすることができる。そのため、フィールドリングを備
えない場合に比べて、延長ドレイン領域の第２導電型の
領域の正味の電荷数を約２倍にできる。
【００１３】
【実施例】図１は、本発明の第一実施例によるｎチャネ
ル型ＭＯＳＦＥＴの断面構造図である。ｐ- 型半導体基
板１１の表面側に、ｎ- 型拡散領域１３が形成され、ｐ
-型半導体基板は二酸化ケイ素層１２によって被覆され
ている。ｎ- 型拡散領域１３がこのＭＯＳＦＥＴの延長
ドレイン領域を形成する。ｎ- 型拡散領域の表面部分内
に、ｎ+ 型ドレイン領域１４が拡散されており、このｎ
+ 型ドレイン領域から横方向に対称に離間して、ｐ+ 型
本体領域１５が拡散されている。このｐ+ 型本体領域は
降伏電圧を改善し寄生バイポーラトランジスタのターン
オンを防止する。ｐ型領域１６は、ｐ+ 型本体領域１５
に重なり部分をもつように拡散され、このｐ型領域１６
内にｎ+ 型ソース領域２０が形成されている。ｎ+ 型ソ
ース領域２０の外縁とｐ型領域１６の外縁との空間は、
基板表面側で適当なゲート構造により反転され得るチャ
ネルを形成する。また、ｎ- 型拡散領域１３の表面側で
ｐ型領域１６とｎ+ 型ドレイン領域１４との間に、３つ
のｐ型のフィールドリング２１が拡散されている。金属
ドレイン電極２５は、ｎ+ 型ドレイン領域１４に導電接
続し、２つの金属ソース電極２４は、ｎ+ 型ソース領域
２０およびｐ+ 型領域１５に導電接続している。多結晶
シリコンゲート２６は、このゲートが基板 （８） 表面上に基板から僅かにオフセットしかつ基板表面側に
形成するチャネルから絶縁されるように、少なくともチ
ャネルの上方で二酸化ケイ素層１２の極めて薄くなって
いる部分を介在してソース電極と２４ドレイン電極２５
との間に配置されている。多結晶シリコンゲート２６は
ゲート電極であり、絶縁層２７はこのゲート電極と二酸
化ケイ素層１２を被覆している。ゲート電極２６および
ドレイン電極２５が、ゲート電極の下で極めて薄くなっ
ている二酸化ケイ素層１２の部分に比して厚い二酸化ケ
イ素層の表面をｎ- 型拡散領域１３および複数のフィー
ルドリング２１のある領域の一部の上方にまで延びてお
り、このゲート電極２６とドレイン電極２５の延長され
た部分はフールドプレートとして機能し、ｐ型領域１６
とｎ+ 型ドレイン領域１４の間で基板表面の局所的な電
界強度のピークを緩和している。
ル型ＭＯＳＦＥＴの断面構造図である。ｐ- 型半導体基
板１１の表面側に、ｎ- 型拡散領域１３が形成され、ｐ
-型半導体基板は二酸化ケイ素層１２によって被覆され
ている。ｎ- 型拡散領域１３がこのＭＯＳＦＥＴの延長
ドレイン領域を形成する。ｎ- 型拡散領域の表面部分内
に、ｎ+ 型ドレイン領域１４が拡散されており、このｎ
+ 型ドレイン領域から横方向に対称に離間して、ｐ+ 型
本体領域１５が拡散されている。このｐ+ 型本体領域は
降伏電圧を改善し寄生バイポーラトランジスタのターン
オンを防止する。ｐ型領域１６は、ｐ+ 型本体領域１５
に重なり部分をもつように拡散され、このｐ型領域１６
内にｎ+ 型ソース領域２０が形成されている。ｎ+ 型ソ
ース領域２０の外縁とｐ型領域１６の外縁との空間は、
基板表面側で適当なゲート構造により反転され得るチャ
ネルを形成する。また、ｎ- 型拡散領域１３の表面側で
ｐ型領域１６とｎ+ 型ドレイン領域１４との間に、３つ
のｐ型のフィールドリング２１が拡散されている。金属
ドレイン電極２５は、ｎ+ 型ドレイン領域１４に導電接
続し、２つの金属ソース電極２４は、ｎ+ 型ソース領域
２０およびｐ+ 型領域１５に導電接続している。多結晶
シリコンゲート２６は、このゲートが基板 （８） 表面上に基板から僅かにオフセットしかつ基板表面側に
形成するチャネルから絶縁されるように、少なくともチ
ャネルの上方で二酸化ケイ素層１２の極めて薄くなって
いる部分を介在してソース電極と２４ドレイン電極２５
との間に配置されている。多結晶シリコンゲート２６は
ゲート電極であり、絶縁層２７はこのゲート電極と二酸
化ケイ素層１２を被覆している。ゲート電極２６および
ドレイン電極２５が、ゲート電極の下で極めて薄くなっ
ている二酸化ケイ素層１２の部分に比して厚い二酸化ケ
イ素層の表面をｎ- 型拡散領域１３および複数のフィー
ルドリング２１のある領域の一部の上方にまで延びてお
り、このゲート電極２６とドレイン電極２５の延長され
た部分はフールドプレートとして機能し、ｐ型領域１６
とｎ+ 型ドレイン領域１４の間で基板表面の局所的な電
界強度のピークを緩和している。
【００１４】ｐ型領域１６からｎ+ 型ドレイン領域１４
へ向かって、ｐ型のフィールドリング２１の始端は、そ
こでｐｎ接合は順バイアスとなり局所的な電界強度のピ
ークを緩和するように、ゲート電極２６の下で極めて薄
くなっている二酸化ケイ素層１２の部分とこれに比して
厚い二酸化ケイ素層の部分との境界に対応するｎ- 型拡
散領域１３の表面側の位置と、ゲート電極２６おとびド
レイン電極２５の延長された部分によって形成されるフ
ィールドプレートの終端に対応する基板表面側の位置に
設定される。
へ向かって、ｐ型のフィールドリング２１の始端は、そ
こでｐｎ接合は順バイアスとなり局所的な電界強度のピ
ークを緩和するように、ゲート電極２６の下で極めて薄
くなっている二酸化ケイ素層１２の部分とこれに比して
厚い二酸化ケイ素層の部分との境界に対応するｎ- 型拡
散領域１３の表面側の位置と、ゲート電極２６おとびド
レイン電極２５の延長された部分によって形成されるフ
ィールドプレートの終端に対応する基板表面側の位置に
設定される。
【００１５】ｐ型領域１６からｎ+ 型ドレイン領域１４
の間の基板表面の電位分布に対してｐｎ接合が逆バイア
スになる点、すなわちフィールドリング２１のｎ+ 型ド
レイン領域１４よりの端で電界強度は強くなるので、ｎ
+ 型ドレイン領域１４に最も近いフィールドリング２１
がｎ+ 型ドレイン領域に接しているとｎ+ 型ドレイン領
域側には空乏層が殆ど広がらず、接している点での電界
強度が強くなってしまう。そのため、好ましくはフィー
ルドリング２１はｎ+ 型ドレイン領域１４と間隔を隔て
て形成されるのがよい。 （９）
の間の基板表面の電位分布に対してｐｎ接合が逆バイア
スになる点、すなわちフィールドリング２１のｎ+ 型ド
レイン領域１４よりの端で電界強度は強くなるので、ｎ
+ 型ドレイン領域１４に最も近いフィールドリング２１
がｎ+ 型ドレイン領域に接しているとｎ+ 型ドレイン領
域側には空乏層が殆ど広がらず、接している点での電界
強度が強くなってしまう。そのため、好ましくはフィー
ルドリング２１はｎ+ 型ドレイン領域１４と間隔を隔て
て形成されるのがよい。 （９）
【００１６】このようにフィールドリングは、これをフ
ィールドプレートと組み合わせることにより、ある点で
電界強度を緩和し、同時に別の点で電界強度を強くして
この等電位線は基板表面で基板に対して垂直に入射する
ようになるため、ｐ型領域１６とｎ+ 型ドレイン領域１
４の間の基板表面で局所的な電界強度のピークを緩和し
かつ平均的な電界強度を強くして延長ドレイン領域の全
長を短くすることができる。
ィールドプレートと組み合わせることにより、ある点で
電界強度を緩和し、同時に別の点で電界強度を強くして
この等電位線は基板表面で基板に対して垂直に入射する
ようになるため、ｐ型領域１６とｎ+ 型ドレイン領域１
４の間の基板表面で局所的な電界強度のピークを緩和し
かつ平均的な電界強度を強くして延長ドレイン領域の全
長を短くすることができる。
【００１７】フィールドリングとフィールドリングの
間、あるいはフィールドリングとｎ+型ドレイン領域の
間で、二酸化ケイ素層に接している延長ドレイン領域表
面のｎ型の領域を完全に空乏化するように、フィールド
リングとフィールドリングの間隔、あるいはフィールド
リングとｎ+ 型ドレイン領域の間隔は、延長ドレイン領
域表面のｎ型の領域の不純物濃度に対して、その最大空
乏層広がり幅より短く設定する必要があり、延長ドレイ
ン領域表面の平均的な電界強度を強くするためには、こ
の間隔は小さい方がよく、好ましくは１０μｍ以下であ
るように良好に制御されている必要がある。
間、あるいはフィールドリングとｎ+型ドレイン領域の
間で、二酸化ケイ素層に接している延長ドレイン領域表
面のｎ型の領域を完全に空乏化するように、フィールド
リングとフィールドリングの間隔、あるいはフィールド
リングとｎ+ 型ドレイン領域の間隔は、延長ドレイン領
域表面のｎ型の領域の不純物濃度に対して、その最大空
乏層広がり幅より短く設定する必要があり、延長ドレイ
ン領域表面の平均的な電界強度を強くするためには、こ
の間隔は小さい方がよく、好ましくは１０μｍ以下であ
るように良好に制御されている必要がある。
【００１８】ゲートの下からｎ+ 型ドレイン領域１４へ
延在する延長ドレイン領域のｎ型の領域は、３つのフィ
ールドリング２１とｐ型基板１１とにより、ピンチオフ
され完全に空乏化するので、延長ドレイン領域のｎ型拡
散領域１３の正味の電荷数を２×１０12／cm2 とするこ
とができ、同時に、３つのフィールドリング２１を空乏
化するように、そのｐ型不純物のドーピング濃度は、フ
ィールドリングの間隔及びフィールドリングの長さに合
わせて、５×１０11／cm2 から３×１０13／cm2 の間で
適切に選ばれる。
延在する延長ドレイン領域のｎ型の領域は、３つのフィ
ールドリング２１とｐ型基板１１とにより、ピンチオフ
され完全に空乏化するので、延長ドレイン領域のｎ型拡
散領域１３の正味の電荷数を２×１０12／cm2 とするこ
とができ、同時に、３つのフィールドリング２１を空乏
化するように、そのｐ型不純物のドーピング濃度は、フ
ィールドリングの間隔及びフィールドリングの長さに合
わせて、５×１０11／cm2 から３×１０13／cm2 の間で
適切に選ばれる。
【００１９】このようにフィールドリングは、フィール
ドプレートと組み合わせることによって、延長ドレイン
領域の全長を短くすることができるが、前述したように
フィールドプレートによるフィールドプレートの下部の
電界は決して好ましいもので （１０） はないから、フィールドプレートの長さは電界を緩和で
きる範囲で、その他の諸事情が許す限りなるべく短く設
定する必要がある。しかしながら、フィールドプレート
の長さが短くなると、製造能力の限界から、この下に複
数のフイールドリングを設けることができなくなる場合
がある。
ドプレートと組み合わせることによって、延長ドレイン
領域の全長を短くすることができるが、前述したように
フィールドプレートによるフィールドプレートの下部の
電界は決して好ましいもので （１０） はないから、フィールドプレートの長さは電界を緩和で
きる範囲で、その他の諸事情が許す限りなるべく短く設
定する必要がある。しかしながら、フィールドプレート
の長さが短くなると、製造能力の限界から、この下に複
数のフイールドリングを設けることができなくなる場合
がある。
【００２０】図２は、本発明の第二実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図であって、第１図に示
されたｎチャネル型ＭＯＳＦＥＴにおいて、ゲート電極
２６を延長して形成するフィールドプレートの全長を短
くするとともに、ｎ- 型拡散領域１３の表面側でｐ型領
域１６とｎ+ 型ドレイン領域１４との間に形成されたｐ
型のフィールドリング２１の数が、３つから２つになっ
ている。
ネル型ＭＯＳＦＥＴの断面構造図であって、第１図に示
されたｎチャネル型ＭＯＳＦＥＴにおいて、ゲート電極
２６を延長して形成するフィールドプレートの全長を短
くするとともに、ｎ- 型拡散領域１３の表面側でｐ型領
域１６とｎ+ 型ドレイン領域１４との間に形成されたｐ
型のフィールドリング２１の数が、３つから２つになっ
ている。
【００２１】こうするとゲート電極によるフィールドプ
レートの終端の下の基板表面で、フィールドリングによ
る電界の緩和効果が弱くなるが、このようなときにはフ
ィールドプレートの下のフィールドリング２１の全長を
長めに設定すればよい。このことは、ゲートからｎ+ 型
ドレイン領域に向かって、１つのフィールドリングの終
端は電位分布に対してｐｎ接合が逆バイアスとなって、
この点で電界強度が強くなり、この点から離れるに従
い、すなわちフィールドリングの全長が長い程フィール
ドリングの始端で電界強度が弱くなるためである。特定
の延長ドレイン領域の表面側の不純物濃度に対しては、
フィールドプレートの下のフィールドリングが長くなっ
た分よりフィールドプレートの短くなった分の方が大き
く、フィールドリングの数を２つとした第二実施例の方
が、第一実施例に比して延長ドレイン領域の全長を短く
している。
レートの終端の下の基板表面で、フィールドリングによ
る電界の緩和効果が弱くなるが、このようなときにはフ
ィールドプレートの下のフィールドリング２１の全長を
長めに設定すればよい。このことは、ゲートからｎ+ 型
ドレイン領域に向かって、１つのフィールドリングの終
端は電位分布に対してｐｎ接合が逆バイアスとなって、
この点で電界強度が強くなり、この点から離れるに従
い、すなわちフィールドリングの全長が長い程フィール
ドリングの始端で電界強度が弱くなるためである。特定
の延長ドレイン領域の表面側の不純物濃度に対しては、
フィールドプレートの下のフィールドリングが長くなっ
た分よりフィールドプレートの短くなった分の方が大き
く、フィールドリングの数を２つとした第二実施例の方
が、第一実施例に比して延長ドレイン領域の全長を短く
している。
【００２２】また、前述したように、フィールドリング
とフィールドリングの間、あるいはフィールドリングと
ｎ+ 型ドレイン領域の間で、二酸化ケイ素層に接してい
る延長ドレイン領域表面のｎ型の領域を完全に空乏化す
るように、フィールドリングとフィールドリングの間
隔、あるいはフィールドリングとｎ+ 型ドレイン領域の
間隔は、延長ドレイン領域表面のｎ型の不純物濃度に対
して、その最大空乏層広 （１１） がり幅より短く設定する必要があるのだが、製造技術の
面からは、工程能力による最小加工寸法幅に制限がある
ため、複数のフィールドリングを１枚の写真マスクより
同時に形成しようとした場合に、フィールドリングの間
隔をこの最大空乏層広がり幅より短くできないことがあ
る。フィールドリングの拡散深さを深くすることによ
り、フィールドリングの間隔を狭くすることもできる
が、これは、このＭＩＳＦＥＴのオン抵抗にとって好ま
しくないし、フィールドリングの正味の電荷数に対し
て、拡散深さを深くすると表面不純物濃度が下がり、キ
ャリアの移動度が上がるのでキャリアは衝突イオン化し
やすくなり降伏に対する臨界的な電界強度を弱くしてし
まう。
とフィールドリングの間、あるいはフィールドリングと
ｎ+ 型ドレイン領域の間で、二酸化ケイ素層に接してい
る延長ドレイン領域表面のｎ型の領域を完全に空乏化す
るように、フィールドリングとフィールドリングの間
隔、あるいはフィールドリングとｎ+ 型ドレイン領域の
間隔は、延長ドレイン領域表面のｎ型の不純物濃度に対
して、その最大空乏層広 （１１） がり幅より短く設定する必要があるのだが、製造技術の
面からは、工程能力による最小加工寸法幅に制限がある
ため、複数のフィールドリングを１枚の写真マスクより
同時に形成しようとした場合に、フィールドリングの間
隔をこの最大空乏層広がり幅より短くできないことがあ
る。フィールドリングの拡散深さを深くすることによ
り、フィールドリングの間隔を狭くすることもできる
が、これは、このＭＩＳＦＥＴのオン抵抗にとって好ま
しくないし、フィールドリングの正味の電荷数に対し
て、拡散深さを深くすると表面不純物濃度が下がり、キ
ャリアの移動度が上がるのでキャリアは衝突イオン化し
やすくなり降伏に対する臨界的な電界強度を弱くしてし
まう。
【００２３】図３は本発明の第三実施例によるｎチャネ
ル型ＭＯＳＦＥＴの断面構造図であって、図２に示した
ｎチャネル型ＭＯＳＦＥＴにおいて、フィールドリング
とフィールドリングの間、あるいはフィールドリングと
ｎ+ 型ドレイン領域の間で、延長ドレイン領域のｎ型の
領域の表面の不純物濃度を打ち消す工程を追加して、表
面濃度打ち消し層２２によって、導電型が反転しない範
囲内でこのｎ型領域の表面不純物濃度を下げている。
ル型ＭＯＳＦＥＴの断面構造図であって、図２に示した
ｎチャネル型ＭＯＳＦＥＴにおいて、フィールドリング
とフィールドリングの間、あるいはフィールドリングと
ｎ+ 型ドレイン領域の間で、延長ドレイン領域のｎ型の
領域の表面の不純物濃度を打ち消す工程を追加して、表
面濃度打ち消し層２２によって、導電型が反転しない範
囲内でこのｎ型領域の表面不純物濃度を下げている。
【００２４】フィールドリングとフィールドリングの
間、あるいはフィールドリングとｎ+型ドレイン領域の
間で、ｎ型の領域の表面不純物濃度を下げることによ
り、この最大空乏層広がり幅を大きくすることができる
ため、最小加工寸法幅による制限から解放される。この
とき、この延長ドレイン領域表面のｎ型の不純物濃度
は、最小加工寸法幅と最大空乏層広がり幅に対応し、１
×１０16／cm3 より低くなっていることが好ましい。さ
らに、この延長ドレイン領域のｎ型の領域の表面の不純
物濃度を打ち消す工程は、この工程によって主電流経路
であるところの延長ドレイン領域のｎ型の領域の不純物
濃度を下げることのないように、フィールドリングとフ
ィールドリングの間、あるいはフィールドリングとｎ+
型ドレイン領域の間で、延長ドレイン領域のｎ型の不純
物濃度の１番高い位置が、フィールドリングの拡散深さ
より深すぎない位置にあるようにする必要がある。この
深さは、 （１２） 好ましくは基板表面より０．５μｍから５．０μｍの間
にあればよい。
間、あるいはフィールドリングとｎ+型ドレイン領域の
間で、ｎ型の領域の表面不純物濃度を下げることによ
り、この最大空乏層広がり幅を大きくすることができる
ため、最小加工寸法幅による制限から解放される。この
とき、この延長ドレイン領域表面のｎ型の不純物濃度
は、最小加工寸法幅と最大空乏層広がり幅に対応し、１
×１０16／cm3 より低くなっていることが好ましい。さ
らに、この延長ドレイン領域のｎ型の領域の表面の不純
物濃度を打ち消す工程は、この工程によって主電流経路
であるところの延長ドレイン領域のｎ型の領域の不純物
濃度を下げることのないように、フィールドリングとフ
ィールドリングの間、あるいはフィールドリングとｎ+
型ドレイン領域の間で、延長ドレイン領域のｎ型の不純
物濃度の１番高い位置が、フィールドリングの拡散深さ
より深すぎない位置にあるようにする必要がある。この
深さは、 （１２） 好ましくは基板表面より０．５μｍから５．０μｍの間
にあればよい。
【００２５】
【発明の効果】以上のように、本発明によれば高電圧用
ＭＩＳＦＥＴの延長ドレイン領域の表面側に備えた複数
のフィールドリングによって延長ドレイン領域の全長を
短く設定できるので、このＭＩＳＦＥＴのオン抵抗や全
体の面積を小さくできる。そのため、本発明により、半
導体基板表面側に形成される横型の高電圧用ＭＩＳＦＥ
Ｔの性能向上と同時にコストダウンが可能となる。
ＭＩＳＦＥＴの延長ドレイン領域の表面側に備えた複数
のフィールドリングによって延長ドレイン領域の全長を
短く設定できるので、このＭＩＳＦＥＴのオン抵抗や全
体の面積を小さくできる。そのため、本発明により、半
導体基板表面側に形成される横型の高電圧用ＭＩＳＦＥ
Ｔの性能向上と同時にコストダウンが可能となる。
【００２６】また、このような本発明による半導体装置
は、１つの半導体集積回路装置内で、低い電源電圧で駆
動する論理素子と組み合わせることができる高電圧用Ｍ
ＩＳＦＥＴを提供することが可能である。
は、１つの半導体集積回路装置内で、低い電源電圧で駆
動する論理素子と組み合わせることができる高電圧用Ｍ
ＩＳＦＥＴを提供することが可能である。
【００２７】本発明は、好適実施例を用いて説明された
けれども、各種の変形例および修正例は当業者にとって
紛れもなく明白である。したがって、本発明は特定の開
示内容に限定されるべきではなく特許請求の範囲の記載
によってのみ限定されるものである。
けれども、各種の変形例および修正例は当業者にとって
紛れもなく明白である。したがって、本発明は特定の開
示内容に限定されるべきではなく特許請求の範囲の記載
によってのみ限定されるものである。
【図１】本発明の第一実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図２】本発明の第二実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図３】本発明の第三実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図４】従来の技術によるｎチャネル型ＭＯＳＦＥＴの
断面構造図である。 （１３）
断面構造図である。 （１３）
１１ ｐ- 型半導体基板 １２ 二酸化ケイ素膜 １３ ｎ- 型拡散領域 １４ ｎ+ 型ドレイン領域 １５ ｐ+ 型本体領域 １６ ｐ型領域 １７, １８ 打ち込み層 １９ ｐ+ 型コンタクト領域 ２０ ｎ+ 型ソース領域 ２１ ｐ型フィールドリング ２２ 表面濃度打ち消し打ち込み層 ２３ ｐ型不純物層 ２４ ソース電極 ２５ ドレイン電極 ２６ 多結晶シリコンゲート ２７ 絶縁層
Claims (4)
- 【請求項１】第１導電型半導体基板の表面側に形成され
たＭＩＳ部を備える半導体装置であって、前記ＭＩＳ部
におけるソース領域は、ソース電極が導電接続する前記
基板表面側に形成された第２導電型の島状の高濃度ソー
ス領域を備えており、前記ＭＩＳ部におけるドレイン領
域は、前記基板表面側で前記ソース領域に対峙する第２
導電型の延長ドレイン領域と、前記延長ドレイン領域の
前記基板表面側に形成されドレイン電極が導電接続する
第２導電型の島状の高濃度ドレイン領域と、前記延長ド
レイン領域の前記基板表面側に形成された第１導電型の
複数の島状領域とを備えており、前記ＭＩＳ部における
ゲート電極は、前記ソース領域と前記ドレイン領域との
間で前記基板表面上に絶縁層を介在して形成され、前記
ソース領域と前記ドレイン領域との間の前記基板表面側
に形成するチャネルから電気的に分離されており、前記
基板表面上には、前記ソース領域と前記ドレイン領域と
の前記基板表面を少なくとも被覆する絶縁層を備えてい
る当該半導体装置において、前記ドレイン領域と、前記
ソース領域、前記半導体基板および前記ゲート電極との
間に降伏電圧より低い電圧を印加して、前記基板と前記
延長ドレイン領域との接合面から空乏層を拡張させ、前
記延長ドレイン領域と第１導電型の前記複数の島状領域
との接合面から空乏層を拡張させたとき、この空乏層同
士が接続し、前記延長ドレイン領域と第１導電型の前記
複数の島状領域とが、少なくとも局所的にその全厚さに
わたって空乏化されるようになっていることを特徴とし
た高電圧用ＭＩＳＦＥＴを備える半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、前
記延長ドレイン領域の前記基板表面上にある第１導電型
の前記複数の島状領域は、前記高濃度ドレイン領域と間
隔を隔てて形成されていることを特徴とした高電圧用Ｍ
ＩＳＦＥＴを備える半導体装置。 （２） - 【請求項３】請求項１または請求項２に記載の半導体装
置において、前記延長ドレイン領域の前記基板表面側に
ある１つの島状領域と、その１つ島状領域に隣り合う位
置にある前記延長ドレイン領域の前記基板表面側の他の
島状領域との間隔が１０μｍ以下であり、前記延長ドレ
イン領域の前記基板表面側にある第１導電型の前記複数
の島状の領域は、その第１導電型不純物のドーピング濃
度が５×１０11／cm2と３×１０13／cm2 との間に入る
ことを特徴とした高電圧用ＭＩＳＦＥＴを備える半導体
装置。 - 【請求項４】請求項３に記載の半導体装置において、前
記延長ドレイン領域の前記基板表面側にある１つの島状
領域と、その１つの島状領域に隣り合う位置にある前記
延長ドレイン領域の前記基板表面側にある他の島状領域
との間で、前記延長ドレイン領域の不純物濃度の１番高
い位置が前記基板表面より０．５μｍから５．０μｍの
間にあってかつ前記延長ドレイン領域の表面の第２導電
型の不純物濃度が１×１０16／cm3 より低くなっている
ことを特徴とした高電圧用ＭＩＳＦＥＴを備える半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188710A JPH07135307A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188710A JPH07135307A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135307A true JPH07135307A (ja) | 1995-05-23 |
Family
ID=16228445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188710A Pending JPH07135307A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135307A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422393B1 (ko) * | 2002-01-17 | 2004-03-11 | 한국전자통신연구원 | 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법 |
| US6750506B2 (en) | 1999-12-17 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device |
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| US10056479B2 (en) | 2015-01-29 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1993
- 1993-06-30 JP JP5188710A patent/JPH07135307A/ja active Pending
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