JP2009512207A - パワー半導体デバイス - Google Patents

パワー半導体デバイス Download PDF

Info

Publication number
JP2009512207A
JP2009512207A JP2008535104A JP2008535104A JP2009512207A JP 2009512207 A JP2009512207 A JP 2009512207A JP 2008535104 A JP2008535104 A JP 2008535104A JP 2008535104 A JP2008535104 A JP 2008535104A JP 2009512207 A JP2009512207 A JP 2009512207A
Authority
JP
Japan
Prior art keywords
region
power
integrated circuit
devices
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008535104A
Other languages
English (en)
Other versions
JP2009512207A5 (ja
Inventor
マダチル，サンカラ，ナラヤナン，エッカナス
グリーン，デービッド，ウィリアム
Original Assignee
エコ・セミコンダクターズ・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エコ・セミコンダクターズ・リミテッド filed Critical エコ・セミコンダクターズ・リミテッド
Publication of JP2009512207A publication Critical patent/JP2009512207A/ja
Publication of JP2009512207A5 publication Critical patent/JP2009512207A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region

Abstract

デバイスの第一部位に横型に設けたソース領域及びドレイン領域と、少なくとも第一導電型の基板領域を介して第一部位から隔てたデバイスの第二部位に設けた少なくとも１つの電流供給セルとを備えたパワー半導体デバイスを提供する。パワー半導体デバイスを横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）とし、第一部位のソース領域及びドレイン領域をＬＩＧＢＴ構造の一部分とすることができる。電流供給セルを、好ましくはＭＯＳ制御構造により制御し、更に好ましくはＭＯＳＦＥＴとする。
【選択図】 図１

Description

本発明はパワー半導体デバイス及びパワー集積回路（パワーＩＣｓ）に関し、限定されるものではないが、例えば横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）等のＭＯＳ制御型バイポーラデバイスに言及する。
一般にパワーマイクロエレクトロニクス技術で用いるデバイス群は、接地端子及びゲート端子に対する高圧端子（アノード）の配置位置の観点から異なる３種類に区別され、ディスクリート（Ｄｉｓｃｒｅｔｅ）パワーデバイスと統合パワーチップ（ＩＰＣｓ）とパワー集積回路（パワーＩＣｓ）とに分類される。ディスクリートパワーデバイスは、デバイス頂部にカソード接点及びゲート接点を設け、アノード接点をデバイス底部に配置したものである。統合パワーチップ（ＩＰＣｓ）はディスクリートパワーデバイスの派生品（デリバティブ）であり、デバイス内にアクティブ制御部品を集積化している。ＩＰＣｓは、アノード接点をデバイス底部に配置する結果、一般的に複数のパワーデバイスを含む構造とすることが難しい。また、そのようなＩＰＣｓにおいて制御回路（制御部品）は、酸化膜の上又は酸化膜で囲まれた島領域に形成されるのが通常である。これらに対してパワー集積回路は、複数のパワーデバイスと関連する論理回路とを共に含む構造とすることができる。パワー集積回路で用いられる典型的なパワーデバイスは、アノード（又はドレイン）、ゲート、カソード（又はソース）の３端子を全てデバイス頂部に配置したものである。また、例えば金属接点等を介してアノードをデバイス頂部に導き出した半縦型（ｑｕａｓｉ−ｖｅｒｔｉｃａｌ）パワーデバイスを有するパワー集積回路も知られている。横型（ｌａｔｅｒａｌ）パワーデバイスを用いたパワー集積回路も知られているが、そのようなデバイスは、低電圧端子と高電圧端子との間隔（距離）及びパワーデバイスの面積によって横型パワーデバイスの定格電力が制限されるという欠点がある。この制限は横方向に電圧を維持する必要があることによるものであり、デバイスの表面積に影響を及ぼす。縦型（ｖｅｒｔｉｃａｌ）デバイスの電流密度（単位面積当たりの電流量で定義される）の上限は接合温度及び定格電圧の影響を受けるが、一般的にパワー集積回路の横型デバイスは縦型デバイスに比して相対的に低い電流密度で作動させる。
パワー集積回路を製造するために様々な技術が用いられているが、これらの技術は本質的に、接合分離（Ｊｕｎｃｔｉｏｎ−Ｉｓｏｌａｔｉｏｎ；ＪＩ）技術とシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ；ＳＯＩ）技術とパーシャルＳＯＩ（Ｐａｒｔｉａｌ−ＳＯＩ）技術との３種類に分類することができる。基板を欠いたメンブレン（膜）技術と呼ばれるＳＯＩ技術の変形も知られている。
これらの製造技術はそれぞれ利点及び欠点を有している。接合分離（ＪＩ）技術は、高いブレークダウン電圧を得るために、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造の一部分として軽くドープされたＰ形（Ｐ−）半導体基板を用いる技術に基づいている。現状の接合分離技術では、横型二重拡散ＭＯＳＦＥＴ構造（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ；ＬＤＭＯＳ）等のユニポーラデバイスのために提供される性能が、オン抵抗、電流密度、及びスイッチング速度に関して比較的制限されている。複数のＲＥＳＵＲＦ構造又は超接合構造（ｓｕｐｅｒ−ｊｕｎｃｔｉｏｎ）を用いてオン特性を改善することは可能であるが、製造プロセスの制御コストが高額になる。オン電圧降下は、例えば横型絶縁ゲートバイポーラトランジスタ（Ｌａｔｅｒａｌ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ；ＬＩＧＢＴ）等のようにバイポーラ・インジェクション（注入）を用いることで著しく改善（低減）することができる。例えば、ＬＩＧＢＴデバイスに関連付けたチップサイズを、同じ定格電流のＬＤＭＯＳデバイスに比して５分の１に低減することができる。しかしＬＩＧＢＴデバイスは、基板中にキャリアを多量にインジェクションすると、同じチップ上に制御回路を配置して集積化する接合分離技術に適さなくなる。ただし、接合分離技術は最も低コストな選択肢の１つではある。
ＳＯＩ技術は、接合分離技術の幾つかの欠点、例えば基板中へのインジェクション等の欠点を軽減する。しかしＳＯＩ技術の基板は、背面フィールドプレートとして機能するので、高電圧に維持するため厚い酸化膜を必要とする。最近になって、基板を取り除くことで高いブレークダウン電圧が得られることが明らかになり、これがメンブレン（膜）技術と呼ばれるＳＯＩ技術の変形である。ＳＯＩ技術又はメンブレン技術で実現されたＬＩＧＢＴデバイスは、接合分離技術で実現されたＬＩＧＢＴデバイス（ＪＩ−ＬＩＧＢＴ）に比して順方向のオン降下が大きくなる。
パーシャルＳＯＩ（Ｐａｒｔｉａｌ ＳＯＩ）技術は２つの技術の組み合わせであり、利点を有しているが、適切な基板を実現するための製造プロセスのコストに関する欠点がある。
国際公開第２００６／０１６１６０号パンフレット 国際公開第２００１／０１８８７６号パンフレット
本発明は、少なくとも幾つかの実施例において、前述したパワー集積回路で用いるＭＯＳバイポーラデバイスの制限を解決し、限定されるものではないが、とくに接合分離（ＪＩ）技術におけるＭＯＳバイポーラデバイスの制限を解決する。また本発明は、少なくとも幾つかの実施例において、デバイス面積を実質上広げることなく高レベル電流を流すことができるＬＩＧＢＴデバイス等のＭＯＳ制御型バイポーラデバイスを提供する。本発明のデバイスによれば、同等の縦型デバイスを用いた場合と同程度の電流を提供することができる。更に本発明は、少なくとも幾つかの実施例において、複数の高電流型パワーデバイスが複数の論理回路と共に集積されたパワー集積回路を提供する。
第一の側面において本発明は、デバイスの第一部位に横型に設けたソース領域及びドレイン領域と、第一部位から少なくとも第一導電型の基板領域を介して隔てたデバイスの第二部位に設けた少なくとも１つの電流供給セルとを備えてなるパワー半導体デバイスを提供するものである。
好ましい実施例では、パワー半導体デバイスを横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）とし、第一部位のソース領域及びドレイン領域をＬＩＧＢＴ構造の一部分とする。
横型パワーデバイスの占める表面積は定格電流と正比例することが知られている。例えば出力５アンペアのデバイスは一般的に出力１アンペアのデパイスの５倍の表面積を必要とするので、それによりデバイスが大きくなる。本発明のデバイスは、単位面積当たりの電流密度を増大させたデバイス構造とすることができるので、所定チップサイズにおける定格電流を増大させることができる。従来のＬＩＧＢＴデバイスは、電流密度を増大させるには電子注入が不十分であるため、順方向電圧降下が大きくなる難点があることに留意されたい。本発明は、単独又は複数の電流供給セルが電流に寄与するので、電流密度を増大させることができる。基板領域は、オフ電圧を維持しつつ電流を導電する「アクティブ」領域として機能することができる。更に、安全動作領域（Ｓａｆｅ−Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）も改善されている。
典型的には、第一導電型をＰ形とし、第二導電型をＮ形とする。ただし、第一導電型をＮ形とし、第二導電型をＰ形としたデバイスとすることも可能である。第一部位をデバイス頂部とし、第二部位をデバイス底部とすることができるが、第一部位をデバイス底部とし、第二部位をデバイス頂部としてもよい。好ましくは、電流供給セルをＭＯＳ制御構造により制御する。典型的には、その制御構造に１以上のソース接点と１以上のゲート接点を含める。更に好ましくは、電流供給セルをＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とする。他の好ましい構造では、電流供給セルを、デバイスの第二部位上に形成したＬＩＧＢＴ構造のソース領域とする（後述の実施例１参照）。
例えばダイオード、トランジスタ、サイリスタ、又は接合型ＦＥＴ（Ｊｕｎｃｔｉｏｎ ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）として作用する他の形式の電流供給セルを用いることができるが、そのような電流供給セルもＭＯＳ制御構造とすることが望ましい。ＪＦＥＴとして、本出願人が特許文献１に開示した手法を利用することができる。
デバイスの第二部位には、少なくとも１つの第一導電型の電流供給セルを設けることができる。第一導電型の電流供給セルを設けることで正孔（ホール）を集めることができ、順方向のバイアス安全動作領域を改善することができる。第一導電型の電流供給セルは、ソース接点と接続することができる。
好ましくは電流供給セルを、第一導電型の基板領域の下方に配置された少なくとも１つの第二導電型領域を介して第一部位から追加的に隔てる。第二導電型領域は電気的フローティング（浮動）状態とすることができる。第二導電型領域は、基板領域の下方に配置された層（レイヤー）とすることができる。その層は連続又は不連続とすることができ、連続層は内部にチャネルが形成されたものとすることができる。基板領域と電流供給セルとが導通可能となるように、層の不連続部又は内部に形成されたチャネルには第一導電型物質を充填することができる。
電流供給セルは、その内部に第一導電型のウェルが形成されたものとすることができる。基板領域の下方に配置する第二導電型領域は、第一導電型のウェルが基板領域と導通可能となるように形成することができる。
ソース領域を基板領域と接触させることができる。しかし他の実施例では、ソース領域を基板領域と非接触の領域としてもよい。
ＬＩＧＢＴデバイスとする場合は、ソース領域に、第一導電型のソースウェルに接続されたソース接点とそのソースウェル内に設けた第二導電型のソース小区域（サブ領域）とを含め、ドレイン領域に、第一導電型のドレイン小区域に接続されたドレイン接点を含め、ソース領域を第二導電型のドリフト領域を介してドレイン領域から隔て、ソース小区域とソースウェルとドレイン領域とに重ねてゲートを設ける。
ソース領域は、トレンチ型、プレーナ型、逆チャネル型、マルチチャネル型、トレンチプレーナ型、又は他の適当な構造とすることができる。カソード領域には、クラスターセル又はサイリスタセルを含めることができる。
デバイスの第一領域上のゲートは、ソース領域に別々に接続されたプレーナ型、トレンチ型ゲート、トレンチプレーナ型ゲート、又はダミー型ゲート構造とすることができる。
ドレイン領域は、従来技術に属する構造、アノード短絡型、アノード分割型、ＮＰＮアノード型、アノードゲート型、又は他の適当なドレイン構造とすることができる。ドリフト領域は、非ドープ型又は均一ドープ型とすることができ、長さ方向、幅方向若しくは深さ方向に沿ってドーピング濃度を変化させてもよい。
デバイスの第二部位上のゲートは、トレンチ型、トレンチプレーナ型、又はダミー型構造とすることができる。デバイスの第二部位上に設けたゲートをデバイスの第一部位上に設けたゲートと接続することができ、これらのゲートを一体型構造としてもよい。或いは、デバイスの第二部位上に設けたゲートを、デバイスの第一部位上に設けたゲートと別々に操作してもよい。
本発明のデバイスは、バルク技術により製造することができる。好ましくは、接合分離（ＪＩ）技術を用いてデバイスを製造する。ただし、例えばＳＯＩ技術、パーシャルＳＯＩ技術、ＳＯＩ技術における半縦型構造技術、二重エピタキシャル誘電分離（Ｄｏｕｂｌｅ Ｅｐｉｔａｘｉａｌ Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ）技術、メンブレン（膜）技術、又はＳＯＩ技術を用いてデバイスを製造してもよい。
典型的には、本発明のデバイスをシリコン（ケイ素）製とするが、炭化シリコン、窒化ガリウム等の他の材料製としたデバイスも本発明の範囲内である。好ましい形式の分離技術を後述するが、あらゆる形式の分離技術を用いることができる。また、基板は適当な厚さとすることができる。
第二の側面において本発明は、少なくとも１つの論理回路と少なくとも１つのパワー半導体デバイスとを備え、そのパワー半導体デバイスに、デバイスの第一部位に横型に設けたソース領域及びドレイン領域と、少なくとも第一導電型の基板領域を介して第一部位から隔てたデバイスの第二部位に設けた少なくとも１つの電流供給セルとを設けてなるパワー集積回路を提供するものである。パワー半導体デバイスには、第一の側面に関して前述した何れかの構成を含めることができる。好ましくは、第一の側面に関して前述したＬＩＧＢＴデバイスを少なくとも１つ含める。
パワー集積回路には、単独又は複数の他のパワーデバイス（例えばＬＤＭＯＳ、他のバイポーラトランジスタ、ダイオード等のデバイス）を含めることができる。好ましくはパワー集積回路に、複数の論理回路と、第一の側面に関して前述したパワー半導体デバイスとを含める。更に好ましくは、第一の側面に関して前述した複数のＬＩＧＢＴデバイスを含める。望ましくは、パワー集積回路に一対の隣接するパワー半導体デバイスを含め、少なくともパワー半導体デバイスの基板領域間の境界部に沿って延びるトレンチを設けて両デバイスを相互に隔てる。このトレンチによる分離方法によれば、隣接するパワー半導体デバイスの有効な分離効果が得られる。またトレンチによる分離方法は、基板の電流伝播能力を高めることができ、基板領域をデバイスの一層アクティブな構成要素とする効果がある。トレンチは、従来は適当なエッチング技術によって形成することができる。少なくとも１つのパワー半導体デバイスには、その基板領域と接触する第一導電型の深部領域を含めることができる。パワー半導体デバイスに単独の深部領域を設けるか、或いはパワー半導体デバイスに複数の深部領域を設ける。
隣接するパワー半導体デバイスの第一部位を相互に離隔する第二導電型の境界領域を設けることができる。境界領域は、インプランテーション（注入）法又はエピタキシ（成長）法の何れかによって形成することができる。
望ましくは、トレンチを第二導電型の境界領域及び／又は第一導電型の深部領域と接触させる。トレンチは、パワー半導体デバイスの相互間の電流の流れが実質上遮断されるように位置決めすることができる。
一対の隣接するパワー半導体デバイスの基板領域間の境界に、隣接するパワー半導体デバイスのうち少なくとも一方の深部領域又は境界領域を含めることができる。好ましくは、境界領域の少なくとも周辺部位に単独又は複数の深部領域を延在させる。
好ましくは、隣接するパワー半導体デバイスの両者にそれぞれ深部領域を設ける。
望ましくは、隣接するパワー半導体デバイスを複数のトレンチによって相互に隔てる。好ましくは一対のトレンチを用いる。とくに好ましい実施例では、第一トレンチを一対のパワー半導体デバイスのうち一方の深部領域と接触させ、第二トレンチを一対のパワー半導体デバイスのうち他方の深部領域に隣接する境界領域内に延在させる。ただし、第一トレンチを一方のパワー半導体デバイスの深部領域に揃えて位置合わせしない実施例とすることも可能である。
パワー半導体デバイスの深部領域は、デバイス頂面から又はその近傍に延在するトレンチを一部分とすることができる。そのような実施例では、例えば酸化物質等の適当な物質を頂部からトレンチ内に充填することができる。追加的にトレンチを基板領域内に延在させてもよい。
他の実施例では、一対のパワー半導体デバイスのうち一方をローサイド・デバイス（直列接続の下側デバイス）とし、一対のパワー半導体デバイスのうち他方をハイサイド・デバイス（直列接続の上側デバイス）とする。本発明は、そのようなパワー半導体デバイスを効果的に分離して両デバイス間の「混信」を防止又は少なくとも制限することができる大きな利点を有している。好ましくは、ローサイド・デバイスの深部領域に接触させる第一トレンチと、ハイサイド・デバイスの深部領域に隣接する境界領域内に延在させる第二トレンチとを設ける。
望ましくは深部領域を、パワー集積回路の外側層と導通可能な分離ウェルとする。
好ましくは、単独又は複数の深部領域を保護環形状とする。とくに好ましい実施例では、一対の隣接するパワー半導体デバイスにそれぞれ単独の保護環を設け、両デバイスを複数のトレンチにより離隔する。典型的には、何れか一方又は両方の保護環を接地する。
トレンチは半導体物質で充填することができる。半導体物質は、所定電位又は所定電位差に保持することができる。例えば、半導体物質を接地電位、正又は負の他の電位に電気的に接続することができ、或いは半導体物質の電位をソース接点の電位に一致させることができる。
或いはトレンチを、好ましくは酸化物質等の絶縁性物質により充填する。
トレンチは、少なくとも１つのゲートと接続することができる。ゲートは、正電位、負電位又は接地電位等の任意極性電位に接続することができる。ゲートは金属製又は多結晶シリコン製とすることができる。
トレンチは、深トレンチ構造とすることができる。
複数のトレンチを設けることができる。複数のトレンチは、一対の隣接するパワー半導体デバイスの間に設けることができる。特段に望ましくは、パワー集積回路に設けた一対の隣接するＬＩＧＢＴデバイスを少なくとも１つのトレンチにより離隔する。
第三の側面において本発明は、複数の論理回路と、それぞれ基板領域上に形成された第一部位を有する少なくとも一対の隣接するパワーデバイスとを備え、隣接するパワーデバイスが少なくとも両デバイス間の基板領域間の境界部に沿って延びるトレンチによって相互に隔てられ、隣接するパワーデバイスのうち少なくとも一方にデバイスの基板領域と接触する深部領域及び／又は両パワーデバイスの第一部位（頂部）を分割する第二導電型の境界領域を設け、トレンチを深部領域及び／又は境界領域と接触させてパワーデバイス相互間の電流の流れの転位を実質上遮断してなるパワー集積回路又は統合パワーチップを提供するものである。
一対の隣接するパワーデバイスの基板領域間の境界に、隣接するパワーデバイスのうち少なくとも一方の深部領域又は境界領域を含めることができる。好ましくは、境界領域の少なくとも周辺部位に単独又は複数の深部領域を延在させる。
好ましくは、隣接するパワーデバイスの両者にそれぞれ深部領域を設ける。
望ましくは、隣接するパワーデバイスを複数のトレンチによって相互に隔てる。好ましくは、一対のパワーデバイスのうち一方の深部領域に接触させる第一トレンチと、一対のパワーデバイスのうち他方の深部領域に隣接する境界領域内に延在させる第二トレンチとを設ける。ただし、第一トレンチを一方のパワーデバイスの深部領域に揃えて位置合わせしない実施例とすることも可能である。
パワー半導体デバイスの深部領域は、デバイス頂面から又はその近傍に延在するトレンチを一部分とすることができる。そのような実施例では、例えば酸化物質等の適当な物質を頂部からトレンチ内に充填することができる。追加的にトレンチを基板領域内に延在させてもよい。
好ましくは、一対のパワーデバイスのうち一方をローサイド・デバイスとし、一対のパワーデバイスのうち他方をハイサイド・デバイスとする。好ましい実施例では、ローサイド・デバイスの深部領域に接触させる第一トレンチと、ハイサイド・デバイスの深部領域に隣接する境界領域内に延在させる第二トレンチとを設ける。
深部領域は、パワー集積回路又は統合パワーチップの外側層と導通可能な分離ウェルとすることができる。
好ましくは、単独又は複数の深部領域を保護環形状とする。とくに好ましい実施例では、一対の隣接するパワー半導体デバイスにそれぞれ単独の保護環を設け、両デバイスを複数のトレンチにより離隔する。典型的には、何れか一方又は両方の保護環を接地する。
好ましくは単独又は複数のトレンチを絶縁性物質により充填し、更に好ましくは酸化物質により充填する。必要に応じて、ウェーハの背面をエッチングすることにより複数のトレンチを形成してもよい。
好ましくはパワーデバイスを横型デバイスとし、更に好ましくはＬＩＧＢＴ又はＬＤＭＯＳデバイスとする。ＬＩＧＢＴデバイスは第一の側面に関して前述したものとすることができ、パワー集積回路又は統合パワーチップには第二の側面に関して前述した何れかの構成を含めることができる。
或いは、パワーデバイスを縦型又は半縦型デバイスとしてもよい。
第四の関連する側面において本発明は、複数の論理回路と、それぞれ基板領域により形成された第一部位を有する少なくとも一対の隣接するパワーデバイスとを備え、隣接するパワーデバイスが少なくとも両デバイス間の基板領域間の境界部に沿って延びるトレンチによって相互に隔てられ、隣接するパワーデバイスのうち少なくとも一方にデバイスのソース領域と好ましくは基板領域とに接触する深部領域及び／又は両パワーデバイスの頂部を分割する第二導電型の境界領域を設け、トレンチを深部領域及び／又は境界領域と接触させてパワーデバイス相互間の電流の流れの転位を実質上遮断してなるパワー集積回路又は統合パワーチップを提供するものである。
以上、本発明について説明したが、本発明は前述した構成又は後述若しくは図面に示した構成の任意の組み合わせ又は部分的な組み合わせにも拡張される。
以下、添付図面を参照して本発明による装置を説明する。
図１は、本発明によるＬＩＧＢＴデバイスの第一実施例を示す。図示例のＬＩＧＢＴデバイスは、ソース接点１０（図示例ではカソード）と、そのソース接点１０が形成されたＰ＋ウェル１２と、Ｎ−ドリフト領域１４とを有する。Ｐ＋ウェル１２の内部にＮ＋ソース小区域（サブ領域）１６が設けられ、Ｐ＋ウェル１２の一部分の上方にＮ＋ソース小区域１６及びＮ−ドリフト領域１４と部分的に重なるようにゲート１８が設けられている。また図示例のＬＩＧＢＴデバイスは、Ｎ−ドリフト領域１４内に配置されたＰ＋ドレイン領域２２を有し、そのＰ＋ドレイン領域２２にドレイン接点２０（図示例ではアノード）が接続されている。以上の特徴によりＬＩＧＢＴデバイスの頂部が構成されている。ドリフト領域１４及びＰ＋ウェル１２はＰ形基板２４上に形成されており、Ｐ形基板２４の下方（底部）には、複数の電流供給セル（ＭＯＳＦＥＴセル）２８を集積化したＮ形領域２６が配置されている。Ｎ形領域２６は低〜高濃度とすることができ、インプランテーション（注入）法又はエピタキシ（成長）法により形成することができる。Ｎ形領域２６の濃度は、デバイス底部にセルフクランプ又は自己クランプ現象（ｓｅｌｆ−ｃｌａｍｐｉｎｇ）を生じさせる程度とすることができる（セフルクランプ現象については特許文献１及び特許文献２に詳述されている）。Ｎ形領域２６は何れの端子とも直接接触しておらず、電気的フローティング状態にある。
図示例のＭＯＳＦＥＴセル２８は、第一Ｎ＋セル３０と、第二Ｎ＋セル３２と、その第一及び第二Ｎ＋セル３０、３２を離隔するＰ＋セル３４とにより構成されている。それらのセル３０、３２、３４はＰ＋ウェル３６内に配置されており、ゲート構造３８及びカソード構造４０が設けられている。カソード構造４０は、ＭＯＳＦＥＴセル２８毎に、第一Ｎ＋セル３０とＰ＋セル３４と第二Ｎ＋セル３２とに重なるように形成されたカソードを含む。ゲート構造３８は、Ｎ＋セル３０又はＮ＋セル３２と、Ｐ＋セル３６と、Ｎ形領域２６とを覆っている。ゲート構造３８は適当な形状、例えば二酸化シリコン等の絶縁物上に設けた多結晶シリコン層とすることができる。
次に図示例のデバイスの作用を説明する。
順方向阻止時は、従来のデバイスの場合と同様にＰ形基板２４が空乏層を形成・維持する。基板が薄い場合には、所定アノード電位において空乏層が基板２４の底部のＮ形領域２６に到達しうる。Ｎ形領域２６のドーピングに依存するが、特許文献２に記載されたデバイスの場合のように、これによってセフルクランプを生じさせることができる。他の状況下では、たとえ基板が薄い場合でも空乏層がＮ形領域２６と接触することはなく、阻止状態は従来デバイスの場合と同様である。
オン時には、Ｐ＋ウェルと基板２４との接触の有無及びドリフト領域の厚さに応じて、異なる状況となりうる。
（１）デバイス頂部のカソードが基板と接触している場合
オン状態前は、Ｎ形ドリフト領域１４とＰ形基板領域２４とは逆バイアスとなっている。ゲート１８の電圧がＭＯＳ領域のしきい値電圧より大きくなると、Ｎ形ドリフト領域１４は接地電位となる。アノード電位がバイポーラのオン電圧より大きいときは、アノードから正孔（ホール）が注入され、カソード接点１０から電子が供給される。しかし正孔の注入時に、Ｐ＋アノード２２とＮ−ドリフト領域１４とＰ形基板２４とで構成された縦型トランジスタが非常に低いアノード電圧で飽和状態となり、接合部がもはや逆バイアスではなくなる。接合部を横断する電界が消滅し、キャリアが基板２４の深部に移動する。特定の理論によるものではないが、この現象はカーク効果（Ｋｉｒｋ ｅｆｆｅｃｔ）によるものと考えられ、電流誘起性ベース拡大効果として定義される。この状態では、Ｎ形ドリフト領域１４とＰ形基板領域２４との電位差はほとんどゼロとなり、この領域は、通常の動作状態下でキャリアが基板２４の深部へ可能な限り進入するに応じてアノード電位に追従するようになる。オン状態において、キャリアの進入する深さは電流密度、基板のドーピング、及びドリフトの長さに依存する。
底部のゲート構造３８は、カソード構造４０に対して逆バイアスとなっている。ゲート電圧がしきい値電圧より大きくなると、Ｎ形領域２６は接地電位となる。上述したベース拡大効果により、基板領域２４の電圧はアノード電圧に応じて増大する。Ｎ形ドリフト領域１４とＰ形基板領域２４との電位差がバイポーラのオン電圧より大きくなると、底部カソード構造４０からの電子がアノードへ向けて流れると共に、アノードからの正孔が、頂部のカソート接点１０だけでなくカソード構造４０へ向けて流れる。追加的なチャネルが大量の電子を供給してオン電圧降下を低減する。
（２）デバイス頂部のカソードが基板と接触しておらず、Ｎ＋ドリフト領域が十分に厚い場合
オン状態前は、Ｎ形ドリフト領域１４とＰ形基板領域２４とは逆バイアスとなっている。頂部セルのゲート１８がＭＯＳ領域のしきい値電圧より大きくなると、Ｎ形ドリフト領域１４は接地電位となる。アノード電位がバイポーラのオン電圧より大きいときは、アノードから正孔が注入され、カソード接点から電子が供給される。この場合にフローティング状態である基板はアノード電位に追従する。
ゲート構造３８はカソード構造４０に対して逆バイアスとなっている。ゲート電圧がしきい値電圧より大きくなると、Ｎ形領域２６は接地電位となる。Ｎ形領域１６とＰ形基板２４との間の電位差が０．７Ｖを越える、容量性カップリング（Ｐ形基板がフローティング状態であるためＰ形基板がアノード電位に追従する場合に発生する）と電流誘起性ベース拡大効果との何れかによって、底部カソード構造４０からの電子がアノードへ向けて流れると共に、アノードからの正孔が、頂部のカソート接点１０だけでなくカソード構造４０へ向けて流れる。追加的なチャネルが大量の電子を供給してオン電圧降下を低減する。
基板の厚さがデバイスの動作に影響する。基板が非常に薄い場合は、底部Ｎ形領域近傍の基板領域を横断する電位差が本来組み込まれた電位より増大した場合にのみ底部チャネルが寄与する。
頂部ゲートのオフ時には、底部ゲートがオン状態であるか否かに拘わらずデバイスはターンオンしない。
（３）デバイス頂部のカソードが基板と接触しておらず、Ｎ＋ドリフト領域が十分な厚さでない場合
オン状態前は、Ｎ形ドリフト領域１４とＰ形基板領域２４とは逆バイアスとなっている。頂部セルのゲート電圧がＭＯＳ領域のしきい値電圧より大きくなると、Ｎ形ドリフト領域は接地電位となる。アノード電位がバイポーラのオン電圧より大きいときは、アノードから正孔が注入され、カソード接点から電子が供給される。しかし正孔の注入時に、Ｐ＋アノード２２とＮ−ドリフト領域１４とＰ形基板２４とで構成された縦型トランジスタが非常に低いアノード電圧で飽和状態となり、接合部がもはや逆バイアスではなくなる。接合部を横断する電界が消滅し、キャリアが基板の深部に移動する。特定の理論によるものではないが、上述したようにこの現象はカーク効果（Ｋｉｒｋ ｅｆｆｅｃｔ）によるものと考えられ、電流誘起性ベース拡大効果として定義される。この状態では、Ｎ形ドリフト領域１４とＰ形基板領域２４との電位降下はほとんどゼロとなり、通常の動作状態下でキャリアが基板２４の深部へ進入する。オン状態において、キャリアの進入する深さは電流密度に依存する。
ゲート構造３８はカソード構造４０に対して逆バイアスとなっている。ゲート１８の電圧がしきい値電圧より大きくなると、Ｎ形領域２６は接地電位となる。Ｎ形領域１６とＰ形基板２４との間の電位差が０．７Ｖを越える、底部接点からの電子がアノードへ向けて流れると共に、アノードからの正孔が、頂部のカソート接点１０だけでなくカソード構造４０へ向けて流れる。追加的なチャネルが大量の電子を供給してオン電圧降下を低減する。
ＲＥＳＵＲＦの原理の通り、所望の電圧が得られるようにＮ形領域１４の濃度、厚さ、及び長さを最適化することができる。Ｐ形基板の厚さはデバイスの動作に影響する。Ｐ形基板が非常に厚い場合は、底部Ｎ形領域近傍のＰ形基板領域の電圧が０．７Ｖより増大した場合にのみ底部チャネルが寄与する。頂部ゲートのオフ時には、底部ゲートの電位と独立にデバイスがターンオンすることはない。所望のデバイス性能に応じてＰ形基板の厚さ、長さ、及び濃度も最適化することができる。
ターンオフ：ターンオフの間は、頂部カソード接点１０をターンオフすると、底部カソード構造４０から引き出されたキャリアがＰ形基板へ向かうことになる。ゲート１８とゲート構造３８とを同時にターンオフすることによりデバイスをターンオフすることも可能である。
電流密度が非常に高い場合に、頂部チャネルを切断（シャットオフ）する前に底部チャネルをターンオフすることは、頂部カソードにおける過多電流（ｃｒｒｅｎｔ ｃｒｏｗｄｉｎｇ）に起因する信頼度の問題を引き起こすので、避けるべきである。
本発明により得られる有利な効果の一例は次の通りである。底部のゲート及びカソードは、通常の動作状態下で大電圧とならないのでチャネル密度を非常に高めることができ、古典的なＪＦＥＴ効果を避けることができる。また底部のゲート及びカソードは、頂部のゲート及びカソードと組み合わせて又は統合して操作できるが、頂部のゲート及びカソードと独立して操作できる利点を有している。縦型デバイスではＰ形基板が存在していないが、本発明のデバイスではＰ形基板により電圧を維持することができる。デバイスの底部領域をハイサイド・カソードとして機能させることもできる。基板の濃度に適当な勾配を付けることにより、基板の厚さを減少させつつ、必要に応じて高いブレークダウン電圧を得ることもできる。また底部のゲート及びカソードは、キャリアを頂部カソード領域からそらすことができるので、順方向のバイアス安全動作領域を改善することができる。更に本発明のデバイスは、高い電流濃度で動作させることができる。本発明は、ハイサイド・スイッチ（直列接続の上側スイッチ）又はローサイド・スイッチ（直列接続の下側スイッチ）の何れにも適用することができ、ハイサイド・カソード及びゲートをデバイスの頂部又は底部に設けることができる。本発明の構造は、両面プロセシング法又はウェーハ接合法によって実現することができる。
図２〜図１０は、本発明で用いる電流供給セル及びその近傍のデバイス部分の構造の様々な変形実施例を示す。図２〜図１０は何れも、Ｐ形基板５０とカソード構造５２とを表している。また、これらの図面は複数のＭＯＳＦＥＴセル５４を表しており、各ＭＯＳＦＥＴセル５４はそれぞれ第一Ｎ＋セル５６と、第二Ｎ＋セル６０と、第一及び第二Ｎ＋セル５６、６０を離隔するＰ＋セル５８と、第一及び第二Ｎ＋セル５６、６０とＰ＋セル５８との上方に配置されたＰ形ウェル６２とを有している。図２の実施例では、各ＭＯＳＦＥＴセル５４をＰ形基板５０から隔てるＮ形層６４を設け、複数のトレンチゲート６６を設けている。図３の実施例も複数のトレンチゲート６６を設けているが、この実施例ではＮ形層６４が不連続であり、Ｐ形基板５０とＰ形ウェル６２とが導通可能となっている。図４の実施例では、トレンチゲート６６と共に連続的なＮ形層６４を設け、１つのＰ形ウェル６２をＮ＋セル６８上に設けている。Ｎ＋セル６８に対する接点７０を設けてもよいが、その接点７０はＮ＋セル６８をフローティング状態とするために如何なる電位とも接触させないものとする。図５は図４の実施例を変形したものであり、Ｎ形層６４を不連続とすることにより、Ｎ＋セル６８上に設けたＰ形ウェル６２とＰ形基板５０とを導通可能としている。図６は図４の実施例を更に変形したものであり、Ｎ形層６４を不連続とすることにより、ＭＯＳＦＥＴセル５４のＰ形ウェル６２とＰ形基板５０とを導通可能としている。図７は図６の実施例を変形したものであり、Ｐ形基板５０と導通可能なＰ形ウェル７２を設けると共に、そのＰ形ウェル７２をカソード構造５２との接点が形成されたデバイスの基部まで延ばしている。
図８〜図１０は、複数のプラーナゲート７４を用い、且つ、Ｐ形基板５０の下方に複数のＮ形ウェル７６を設けた実施例を示す。Ｎ形ウェル７６は、それぞれデバイス底部のプラーナゲート７４と導通可能な単独又は複数の部位を有している。図８は、複数のＭＯＳＦＥＴセル５４を設けた実施例を示す。形状の異なる２種類のＭＯＳＦＥＴセル５４、すなわち一方は隣接するＮ形ウェル７６の間に形成されたチャネル７８を介してＭＯＳＦＥＴセルのＰ形ウェル６２がＰ形基板５０と導通可能なものと、他方はＮ形ウェル７６の存在によりＰ形ウェル６２がＰ形基板５０と導通していないものとを設けている。図９は図８の実施例を変形したものであり、チャネル７８を介してＭＯＳＦＥＴセル５４をＰ形基板５０と導通可能とた実施例を示す。また図９の実施例は、カソード構造５２に接触したＰ＋セル８０を設け、各Ｐ＋セル８０をそれぞれＰ形基板５０と導通しないようにＮ形ウェル７６の下方に配置している。図１０は図９の実施例を変形したものであり、ＭＯＳＦＥＴセル５４をＮ形ウェル７６の内部に配置してＰ形基板５０と導通させないようにすると共に、チャネル７８を介してＰ＋セル８０をＰ形基板５０と導通させた実施例を示す。当業者であれば、図２〜図１０に示した構造から更なる他の変形が可能であることを容易に理解できるであろう。例えば、トレンチゲートをプラーナゲートに置き換え、又はプラーナゲートをトレンチゲートに置き換えることができる。電流供給セルは、アノード、カソード、又はドリフト領域の真下に配置する必要がないことに留意されたい。
図１２は、図１と同様にデバイスの頂部領域と非常に類似した頂部領域を有するＬＩＧＢＴデバイスの他の実施例を示す。図示例のＬＩＧＢＴデバイスは、カソード接点１４０と、そのカソード接点１４０が形成されたＰ＋ウェル１４２と、Ｎ−ドリフト領域１４４とを有する。Ｐ＋ウェル１４２の内部にＮ＋カソード小区域（サブ領域）１４６が設けられ、Ｐ＋ウェル１４２の一部分の上方にＮ＋カソード小区域１４６及びＮ−ドリフト領域１４４と部分的に重なるようにゲート１４８が設けられている。また図示例のＬＩＧＢＴデバイスは、Ｎ−ドリフト領域１４４内に配置されたＰ＋アノード領域１５２を有し、そのＰ＋アノード領域１５２にアノード接点１５０が接続されている。図１に示したデバイスと同様に、ドリフト領域１４４及びＰ＋ウェル１４２はＰ形基板１５４上に形成されている。図１２の実施例では、デバイス底部に別のＬＩＧＢＴデバイス（底部ＬＩＧＢＴデバイス）が配置されている。このデバイス底部に形成された底部ＬＩＧＢＴデバイスは、底部カソード接点１５６と、そのカソード接点１５６が形成されたＰ＋ウェル１５８と、Ｎ−ドリフト領域１６０とを有する。底部Ｐ＋ウェル１５８の内部に底部Ｎ＋カソード小区域（サブ領域）１６２が設けられ、底部Ｐ＋ウェル１５８の一部分の上方にＮ＋カソード小区域１６２及びＮ−ドリフト領域１６０と部分的に重なるように底部ゲート１６４が設けられている。また底部ＬＩＧＢＴデバイスは、Ｎ−ドリフト領域１６０内に配置されたＰ＋アノード領域１６８を有し、そのＰ＋アノード領域１６８に底部アノード接点１６６が接続されている。底部Ｎ−ドリフト領域１６０はＰ形基板１５４の下方に接触して形成されている。底部Ｐ＋ウェル１５８もＰ形基板１５４と接触しているが、接触させない実施例とすることも可能である。図１２では、頂部カソードと底部アノードとがほぼ同じ直線上に位置合わせされ、底部カソードと頂部アノードとがほぼ同じ直線上に位置合わせされている。ただし、頂部カソードと底部カソードとをほぼ同じ直線上に位置合わせし、底部アノードと頂部アノードとをほぼ同じ直線上に位置合わせした実施例とすることも可能である。図１２の実施例では、底部ＬＩＧＢＴ構造のカソード（ソース領域）を電流供給セルとして機能させ、Ｐ形基板１５４をデバイスの頂部及び底部の間に電流を流す共通連絡路としている。頂部ＬＩＧＢＴ構造と底部ＬＩＧＢＴ構造とは同時に又は交互に動作させることができる。
従来から、複数のＬＩＧＢＴ及び／又はＬＤＭＯＳと関連する論理回路とを同じチップ上に集積したパワー集積回路（パワーＩＣｓ）において、ＬＩＧＢＴが用いられている。このような種類のパワー集積回路では、複数のパワーデバイスの相互間を電気的に分離することが重要である。本発明は、隣接するパワーデバイスを隔てる基板中のトレンチを用いることにより、効果的な電気的分離を提供することができる。図１１は、隣接するパワーデバイス１１０、１１２をトレンチ１１４により隔てた実施例を示す。図示例のトレンチは、パワーデバイス１１０、１１２の両Ｐ形基板１１６を隔てたものである。更に各パワーデバイス１１０、１１２は、Ｐ形基板１１６上に設けたＮ−ドリフト領域１１８と、そのＮ−ドリフト領域１１８内に形成されたＰ＋アノード領域１２２に接触するアノード接点１２０とを有する。カソード接点１２４がＮ−ドリフト領域１１８を介してアノード１２０から隔てて設けられ、そのカソード接点１２４をＰ＋カソードウェル１２６及びＮ＋ドリフト小区域（サブ領域）１２８と接触させている。Ｐ＋カソードウェル１２６は、Ｐ形基板１１６と接触する深部領域を有している。更にゲート１３０が、カソード小区域（サブ領域）１２８とＰ＋カソードウェル１２６とＮ−ドリフト領域１１８とに重なるように設けられている。隣接するパワーデバイス１１０、１１２のカソードは「背中合わせ」となっており、Ｎ−サンドイッチ領域１３２により相互に隔てられている。トレンチ１１４をサンドイッチ領域１３２に接触させると共にその内部にまで僅かに延ばすことにより、デバイス１１０、１１２の間に電流が流れるのを防ぎ、両者の効果的な電気的分離を得ることができる。
トレンチ１１４は適宜にエッチング技術を用いて形成することができ、サンドイッチ領域１３２はインプランテーション（注入）法又はエピタキシ（成長）法の何れかによって形成することができる。トレンチ１１４は未充填とすることができるが、適当な充填物質で充填（又は部分的に充填）することができる。充填物質は、例えば絶縁性物質又は半導体物質とすることができる。好ましい充填用の半導体物質は、ドーピングされた又はドーピングされていない多結晶シリコンである。必要に応じて複数のトレンチを形成することができる。他の実施例では、パワーデバイス上にＰ形領域（Ｐ形基板）と接触する単独又は複数のＰ＋深部領域を設ける。Ｐ＋深部領域内で終端するトレンチを設けることによっても、効果的な電気的分離を得ることができる。
図１３（Ｂ）は、本発明によるパワー集積回路の他の実施例を示す。図示例のパワー集積回路１７０は、ローサイド（直列接続の下側）ＬＩＧＢＴデバイス１７２とハイサイド（直列接続の上側）ＬＩＧＢＴデバイス１７４とを有する。図１３（Ａ）は、このパワー集積回路１７０の等価回路図を示す。図１３の実施例は、図１１に示したデバイスと多くの構成で共通しており、その共通する構成については同じ符号を用いて表している。図１３（Ｂ）のデバイス１７０において、ローサイドＬＩＧＢＴデバイス１７２は、サンドイッチ領域１３２に接触し且つローサイドＬＩＧＢＴデバイス１７２を囲む保護環形状の接地されたＰ＋分離ウェル１７６を有する。同様にハイサイドＬＩＧＢＴデバイス１７４は、ハイサイドＬＩＧＢＴデバイス１７４を囲む保護環形状の接地されたＰ＋分離ウェル１７８を有する。Ｐ＋分離ウェル１７６、１７８はそれぞれ、パワー集積回路１７０の頂部表面（外側層）の金属接点１８０及びデバイスのＰ形基板１１６と接触している。またパワー集積回路１７０は、デバイス底部からＰ形基板１１６内に延在させた一対のトレンチ１８０、１８２を有する。トレンチ１８０は、ローサイドＬＩＧＢＴデバイス１７２のＰ＋分離ウェル１７６に位置合わせされ且つその内部にまで延びている。これに対しトレンチ１８２は、ハイサイドＬＩＧＢＴデバイス１７４のＰ＋分離ウェル１７８に位置合わせされておらず、むしろハイサイドＬＩＧＢＴデバイス１７４のＰ＋分離ウェル１７８に隣接するサンドイッチ領域１３２の内部に延びている。これによりハイサイド基盤１８４を電気的フローティング状態とし、ローサイド基盤１８６と短絡しないようにしている。本発明者はこの構成によれば、隣接する高圧デバイスを高度に分離しつつ、複数の高圧デバイスをコンパクトに集積できることを見出した。好ましくはトレンチを酸化物質で充填し、トレンチをパワー集積回路デバイスの底部側からのエッチングにより形成する。分離ウェルは、パワー集積回路デバイスの頂部側からのインプランテーション（注入）により形成することができる。
図１４は、本発明によるパワー集積回路の更に他の実施例を示す。図示例のパワー集積回路１９０は、ローサイドＬＩＧＢＴデバイス１９２とハイサイドＬＩＧＢＴデバイス１９４とを有する。ＬＩＧＢＴデバイス１９２、１９４は相互に隣接し且つ分離されている。両ＬＩＧＢＴデバイス１９２、１９４は、図１１に示した実施例と多くの構成で共通しており、その共通する構成については同じ符号を用いて表している。ＬＩＧＢＴデバイス１９２、１９４は、Ｐ−サンドイッチ領域基板１９８及びサンドイッチ領域基盤２００上に存在するＮ−サンドイッチ領域１９６によって隔てられている。図１３の実施例と同様に、ローサイドＬＩＧＢＴデバイス１９２はそのデバイス１９２を囲む保護環形状のＰ＋分離ウェル２０２を有し、ハイサイドＬＩＧＢＴデバイス１９４はそのハイサイド・デバイス１９４を囲む保護環形状のＰ＋分離ウェル２０４を有する。Ｐ＋分離ウェル２０２、２０４は、Ｎ−サンドイッチ領域１９６に接触すると共にＮ−サンドイッチ領域１９６によって隔てられ、電気的接点２０６で接点が形成されたパワー集積回路１９０の頂部表面（外側層）に向けて延在している。またパワー集積回路１９０は、パワー集積回路デバイス１９０の底部からＰ−サンドイッチ基板１９８内に延在させた一対のトレンチ２０８、２１０を有する。図１３の実施例と同様に、トレンチ２０８はローサイドＬＩＧＢＴデバイス１９２のＰ＋分離ウェル２０２に位置合わせされ且つその内部にまで延びているのに対し、トレンチ２１０はハイサイドＬＩＧＢＴデバイス１９４のＰ＋分離ウェル２０４に位置合わせされておらず、むしろＰ＋分離ウェル２０４に隣接するＮ−サンドイッチ領域１９６の内部に延びている。これによりハイサイド基板をローサイド基板と短絡しないようにしている。好ましくは、トレンチを酸化物質等の絶縁性物質で充填する。図１３及び図１４に示したデバイスはハーフブリッジ回路に用いることができる。また、これらのデバイスは接合分離（ＪＩ）技術を用いて実現するに適している。この点は、従来の接合分離に基づくパワー集積回路では隣接デバイス間の共通基板にハイサイド構造を実現することが基板中のパンチスルーのために困難であったことから、本発明の有利な効果であるといえる。
トレンチによる分離方法は、ＬＩＧＢＴ以外の横型デバイス、例えばＬＤＭＯＳデバイスその他の横型デバイスの分離にも適用することができる。更に、本発明のトレンチによる分離方法を用いることにより、縦型デバイス又は半縦型デバイスを分離することも可能である。本発明のトレンチによる分離方法を用いて、複数のパワーデバイスを有する統合パワーチップ（ＩＰＣｓ）を製造することもできる。また本発明によるデバイスは、炭化シリコン、窒化ガリウム等のシリコン以外の半導体を用いて実現することもできる。複数の半導体物質の組み合わせを利用すること、例えば第一のパワーデバイスを第一半導体物質により製造し、第二のパワーデバイスを第二半導体物質により製造することも可能である。
本発明によるＬＩＧＢＴデバイスの断面図である。 本発明によるＬＩＧＢＴデバイスの第２実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第３実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第４実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第５実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第６実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第７実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第８実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第９実施例の底部の局部断面図である。 本発明によるＬＩＧＢＴデバイスの第１０実施例の底部の局部断面図である。 トレンチで離隔された２つのＬＩＧＢＴデバイスを有する本発明のパワー集積回路の断面図である。 本発明によるＬＩＧＢＴデバイスの第１１実施例の底部の局部断面図である。 本発明によるパワー集積回路の第２実施例の等価回路を示す図である。 図１３Ａのパワー集積回路の断面図である。 本発明によるパワー集積回路の第３実施例の断面図である。
符号の説明
１０…ソース接点 １２…Ｐ＋ウェル
１４…Ｎ−ドリフト領域 １６…Ｎ＋ソース小区域（サブ領域）
１８…ゲート ２０…ドレイン接点
２２…Ｐ＋ドレイン領域 ２４…Ｐ型基板
２６…Ｎ形領域 ２８…ＭＯＳＦＥＴセル
３０…第一Ｎ＋セル ３２…第二Ｎ＋セル
３４…Ｐ＋セル ３６…Ｐ＋ウェル
３８…ゲート構造 ４０…カソード構造
５０…Ｐ形基板 ５２…カソード構造
５４…ＭＯＳＦＥＴセル ５６…第一Ｎ＋セル
５８…Ｐ＋セル ６０…第二Ｎ＋セル
６２…Ｐ形ウェル ６４…Ｎ形層（レイヤー）
６６…トレンチゲート ６８…Ｎ＋セル
７０…接点 ７２…Ｐ形ウェル
７４…プラーナゲート ７６…Ｎ形ウェル
７８…チャネル ８０…Ｐ＋セル
１１０…パワーデバイス １１２…パワーデバイス
１１４…トレンチ １１６…Ｐ形基板
１１８…Ｎ−ドリフト領域 １２０…アノード接点
１２２…Ｐ＋アノード領域 １２４…カソード接点
１２６…Ｐ＋カソードウェル １２８…カソード小区域（サブ領域）
１３０…ゲート １３２…Ｎ−サンドイッチ領域
１４０…カソード接点 １４２…Ｐ＋ウェル
１４４…Ｎ−ドリフト領域 １４６…Ｎ＋カソード小区域（サブ領域）
１４８…ゲート １５０…アノード接点
１５２…Ｐ＋アノード領域 １５４…Ｐ形基板
１５６…底部カソード接点 １５８…底部Ｐ＋ウェル
１６０…底部Ｎ−ドリフト領域 １６２…底部Ｎ＋カソード小区域（サブ領域）
１６４…底部ゲート １６６…底部アノード接点
１６８…底部Ｐ＋アノード領域 １７０…パワー集積回路
１７２…ローサイドＬＩＧＢＴデバイス
１７４…ハイサイドＬＩＧＢＴデバイス
１７６…Ｐ＋分離ウェル １７８…Ｐ＋分離ウェル
１８０…金属接点 １８０…トレンチ
１８２…トレンチ １８４…ハイサイド基盤
１８６…ローサイド基盤 １９０…パワー集積回路
１９２…ローサイドＬＩＧＢＴデバイス
１９４…ハイサイドＬＩＧＢＴデバイス
１９６…Ｎ−サンドイッチ領域 １９８…Ｐ−サンドイッチ領域基板
２００…サンドイッチ領域基盤 ２０２…Ｐ＋分離ウェル
２０４…Ｐ＋分離ウェル ２０６…電気的接点
２０８…トレンチ ２１０…トレンチ

Claims (45)

  1. デバイスの第一部位に横型に設けたソース領域及びドレイン領域と、第一部位から少なくとも第一導電型の基板領域を介して隔てたデバイスの第二部位に設けた少なくとも１つの電流供給セルとを備えてなるパワー半導体デバイス。
  2. 請求項１のデバイスにおいて、前記第一部位のソース領域及びドレイン領域をＬＩＧＢＴ構造の一部分としてなるパワー半導体デバイス。
  3. 請求項１又は２のデバイスにおいて、前記電流供給セルをＭＯＳ制御構造により制御してなるパワー半導体デバイス。
  4. 請求項３のデバイスにおいて、前記電流供給セルをＭＯＳＦＥＴとしてなるパワー半導体デバイス。
  5. 請求項３のデバイスにおいて、前記電流供給セルをデバイスの第二部位上に形成したＬＩＧＢＴ構造のソース領域としてなるパワー半導体デバイス。
  6. 請求項１から３の何れかのデバイスにおいて、前記電流供給セルをダイオード、トランジスタ、又はサイリスタとして作用させてなるパワー半導体デバイス。
  7. 請求項１から６の何れかのデバイスにおいて、前記デバイスの第二部位に少なくとも１つの第一導電型の電流供給セルを設けてなるパワー半導体デバイス。
  8. 請求項１から７の何れかのデバイスにおいて、前記電流供給セルを、前記第一導電型の基板領域の下方に配置された少なくとも１つの第二導電型領域を介して第一部位から追加的に隔ててなるパワー半導体デバイス。
  9. 請求項１から８の何れかのデバイスにおいて、前記ソース領域を基板領域と接触させてなるパワー半導体デバイス。
  10. 請求項１から８の何れかのデバイスにおいて、前記ソース領域を基板領域と非接触の領域としてなるパワー半導体デバイス。
  11. 請求項２又は請求項２に従属する請求項３から１０の何れかのデバイスにおいて、前記ソース領域に第一導電型のソースウェルに接続されたソース接点とそのソースウェル内に設けた第二導電型のソース小区域とを含め、前記ドレイン領域に第一導電型のドレイン小区域に接続されたドレイン接点を含め、前記ソース領域を第二導電型のドリフト領域を介してドレイン領域から隔て、前記ソース小区域とソースウェルとドレイン領域とに重ねてゲートを設けてなるパワー半導体デバイス。
  12. 少なくとも１つの論理回路と少なくとも１つのパワー半導体デバイスとを備え、そのパワー半導体デバイスに、デバイスの第一部位に横型に設けたソース領域及びドレイン領域と、少なくとも第一導電型の基板領域を介して第一部位から隔てたデバイスの第二部位に設けた少なくとも１つの電流供給セルとを設けてなるパワー集積回路。
  13. 請求項１２のパワー集積回路において、前記少なくとも１つのパワー半導体デバイスをＬＩＧＢＴデバイスとしてなるパワー集積回路。
  14. 請求項１２又は１３のパワー集積回路において、複数の前記論理回路と複数の前記パワー半導体デバイスとを設けてなるパワー集積回路。
  15. 請求項１４のパワー集積回路において、一対の隣接する前記パワー半導体デバイスを設け、少なくとも前記パワー半導体デバイスの基板領域間の境界部に沿って延びるトレンチを設けて両デバイスを相互に隔ててなるパワー集積回路。
  16. 請求項１５のパワー集積回路において、少なくとも１つの前記パワー半導体デバイスに、その基板領域と接触する第一導電型の深部領域を含めてなるパワー集積回路。
  17. 請求項１５又は１６のパワー集積回路において、前記隣接するパワー半導体デバイスの第一部位を相互に離隔する第二導電型の境界領域を設けてなるパワー集積回路。
  18. 請求項１５から１７の何れかのパワー集積回路において、前記トレンチを第二導電型の境界領域及び／又は第一導電型の深部領域と接触させることによりパワー半導体デバイスの相互間の電流の流れを実質上遮断してなるパワー集積回路。
  19. 請求項１８のパワー集積回路において、前記一対の隣接するパワー半導体デバイスの基板領域間の境界に、隣接するパワー半導体デバイスのうち少なくとも一方の深部領域又は境界領域を含めてなるパワー集積回路。
  20. 請求項１９のパワー集積回路において、前記境界領域の少なくとも周辺部位に単独又は複数の深部領域を延在させてなるパワー集積回路。
  21. 請求項１６から２０の何れかのパワー集積回路において、前記隣接するパワー半導体デバイスの両者にそれぞれ深部領域を設けてなるパワー集積回路。
  22. 請求項１５から２１の何れかのパワー集積回路において、前記隣接するパワー半導体デバイスを複数のトレンチによって相互に隔ててなるパワー集積回路。
  23. 請求項２１に従属する請求項２２のパワー集積回路において、前記一対のパワー半導体デバイスのうち一方の深部領域に接触させる第一トレンチと、前記一対のパワー半導体デバイスのうち他方の深部領域に隣接する境界領域内に延在させる第二トレンチとを設けてなるパワー集積回路。
  24. 請求項１４から２３の何れかのパワー集積回路において、前記一対のパワー半導体デバイスのうち一方をローサイド・デバイスとし他方をハイサイド・デバイスとしてなるパワー集積回路。
  25. 請求項２４のパワー集積回路において、前記ローサイド・デバイスの深部領域に接触させる第一トレンチと、前記ハイサイド・デバイスの深部領域に隣接する境界領域内に延在させる第二トレンチとを設けてなるパワー集積回路。
  26. 請求項１６から２５の何れかのパワー集積回路において、前記深部領域をパワー集積回路の外側層と導通可能な分離ウェルとしてなるパワー集積回路。
  27. 請求項１６から２６の何れかのパワー集積回路において、前記単独又は複数の深部領域を保護環形状としてなるパワー集積回路。
  28. 請求項１５から２７の何れかのパワー集積回路において、前記トレンチを多結晶シリコンその他の半導体物質により充填してなるパワー集積回路。
  29. 請求項２８のパワー集積回路において、前記半導体物質を所定電位又は所定電位差に保持してなるパワー集積回路。
  30. 請求項１５から２７の何れかのパワー集積回路において、前記トレンチを絶縁性物質により充填してなるパワー集積回路。
  31. 請求項３０のパワー集積回路において、前記絶縁性物質を酸化物質としてなるパワー集積回路。
  32. 請求項１５から３０の何れかのパワー集積回路において、前記トレンチを少なくとも１つのゲートと接続してなるパワー集積回路。
  33. 複数の論理回路と、それぞれ基板領域上に形成された第一部位を有する少なくとも一対の隣接するパワーデバイスとを備え、前記隣接するパワーデバイスが少なくとも両デバイス間の基板領域間の境界部に沿って延びるトレンチによって相互に隔てられ、前記隣接するパワーデバイスのうち少なくとも一方にデバイスの基板領域と接触する深部領域及び／又は両デバイスの第一部位を分割する第二導電型の境界領域を設け、前記トレンチを深部領域及び／又は境界領域と接触させてパワーデバイス相互間の電流の流れの転位を実質上遮断してなるパワー集積回路又は統合パワーチップ。
  34. 請求項３３の集積回路又はチップにおいて、前記一対の隣接するパワーデバイスの基板領域間の境界に、前記隣接するパワーデバイスのうち少なくとも一方の深部領域又は境界領域を含めてなるパワー集積回路又は統合パワーチップ。
  35. 請求項３４の集積回路又はチップにおいて、前記境界領域の少なくとも周辺部位に単独又は複数の深部領域を延在させてなるパワー集積回路又は統合パワーチップ。
  36. 請求項３３から３５の何れかの集積回路又はチップにおいて、前記隣接するパワーデバイスの両者にそれぞれ深部領域を設けてなるパワー集積回路又は統合パワーチップ。
  37. 請求項３３から３６の何れかの集積回路又はチップにおいて、前記隣接するパワーデバイスを複数のトレンチによって相互に隔ててなるパワー集積回路又は統合パワーチップ。
  38. 請求項３７の集積回路又はチップにおいて、前記一対のパワーデバイスのうち一方の深部領域に接触させる第一トレンチと、前記一対のパワーデバイスのうち他方の深部領域に隣接する境界領域内に延在させる第二トレンチとを設けてなるパワー集積回路又は統合パワーチップ。
  39. 請求項３３から３８の何れかの集積回路又はチップにおいて、前記一対のパワーデバイスのうち一方をローサイド・デバイスとし他方をハイサイド・デバイスとしてなるパワー集積回路又は統合パワーチップ。
  40. 請求項３９の集積回路又はチップにおいて、前記ローサイド・デバイスの深部領域に接触させる第一トレンチと、前記ハイサイド・デバイスの深部領域に隣接する境界領域内に延在させる第二トレンチとを設けてなるパワー集積回路又は統合パワーチップ。
  41. 請求項３３から４０の何れかの集積回路又はチップにおいて、前記深部領域をパワー集積回路又は統合パワーチップの外側層と導通可能な分離ウェルとしてなるパワー集積回路又は統合パワーチップ。
  42. 請求項３３から４１の何れかの集積回路又はチップにおいて、前記単独又は複数の深部領域を保護環形状としてなるパワー集積回路又は統合パワーチップ。
  43. 請求項３３から４２の何れかの集積回路又はチップにおいて、前記トレンチを多結晶シリコンその他の半導体物質により充填してなるパワー集積回路又は統合パワーチップ。
  44. 請求項３３から４３の何れかの集積回路又はチップにおいて、前記パワーデバイスをＬＩＧＢＴ、ＬＤＭＯＳその他の横型デバイスとしてなるパワー集積回路又は統合パワーチップ。
  45. 添付図を参照して明細書において実質的に説明したＬＩＧＢＴデバイス、パワー集積回路、又は統合パワーチップ。
JP2008535104A 2005-10-14 2006-10-16 パワー半導体デバイス Pending JP2009512207A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB0520909.3A GB0520909D0 (en) 2005-10-14 2005-10-14 Power semiconductor devices
PCT/GB2006/003833 WO2007042834A2 (en) 2005-10-14 2006-10-16 Power semiconductor devices

Publications (2)

Publication Number Publication Date
JP2009512207A true JP2009512207A (ja) 2009-03-19
JP2009512207A5 JP2009512207A5 (ja) 2009-12-03

Family

ID=35451744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008535104A Pending JP2009512207A (ja) 2005-10-14 2006-10-16 パワー半導体デバイス

Country Status (5)

Country Link
US (1) US20090159928A1 (ja)
EP (1) EP1946380A2 (ja)
JP (1) JP2009512207A (ja)
GB (1) GB0520909D0 (ja)
WO (1) WO2007042834A2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
US8362555B2 (en) 2009-11-24 2013-01-29 Intersil Americas Inc. Voltage converter and systems including same
US20110156810A1 (en) * 2009-12-30 2011-06-30 Intersil Americas Inc. Integrated dmos and schottky
US20110156682A1 (en) * 2009-12-30 2011-06-30 Dev Alok Girdhar Voltage converter with integrated schottky device and systems including same
US8492225B2 (en) * 2009-12-30 2013-07-23 Intersil Americas Inc. Integrated trench guarded schottky diode compatible with powerdie, structure and method
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226511A (ja) * 1994-02-11 1995-08-22 Fuji Electric Co Ltd 半導体装置
JPH08172194A (ja) * 1994-09-19 1996-07-02 Internatl Rectifier Corp 高速ｉｇｂｔデバイス
JPH09326441A (ja) * 1996-06-04 1997-12-16 Toyota Autom Loom Works Ltd 半導体装置
JPH1065018A (ja) * 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
JPH11340246A (ja) * 1998-02-03 1999-12-10 Siemens Ag パワ―半導体デバイスの製造方法
JPH11354627A (ja) * 1998-06-05 1999-12-24 Nissan Motor Co Ltd 半導体集積回路及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE430450B (sv) * 1979-04-03 1983-11-14 Asea Ab Tvapoligt overstromsskydd for inkoppling i en stromforande ledning
EP0065346A3 (en) * 1981-05-20 1983-08-31 Reliance Electric Company Semiconductor switching device
FR2566582B1 (fr) * 1984-06-22 1987-02-20 Silicium Semiconducteur Ssc Dispositif bidirectionnel de protection declenche par avalanche
FR2574594B1 (fr) * 1984-12-11 1987-01-16 Silicium Semiconducteur Ssc Structure integree de triac a commande par diac
US5548133A (en) * 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness
US6064086A (en) * 1995-08-24 2000-05-16 Kabushiki Kaisha Toshiba Semiconductor device having lateral IGBT
US5874767A (en) * 1996-05-14 1999-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a lateral power device
GB9921068D0 (en) * 1999-09-08 1999-11-10 Univ Montfort Bipolar mosfet device
JP4635304B2 (ja) * 2000-07-12 2011-02-23 富士電機システムズ株式会社 双方向超接合半導体素子およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226511A (ja) * 1994-02-11 1995-08-22 Fuji Electric Co Ltd 半導体装置
JPH08172194A (ja) * 1994-09-19 1996-07-02 Internatl Rectifier Corp 高速ｉｇｂｔデバイス
JPH1065018A (ja) * 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
JPH09326441A (ja) * 1996-06-04 1997-12-16 Toyota Autom Loom Works Ltd 半導体装置
JPH11340246A (ja) * 1998-02-03 1999-12-10 Siemens Ag パワ―半導体デバイスの製造方法
JPH11354627A (ja) * 1998-06-05 1999-12-24 Nissan Motor Co Ltd 半導体集積回路及びその製造方法

Also Published As

Publication number Publication date
EP1946380A2 (en) 2008-07-23
GB0520909D0 (en) 2005-11-23
US20090159928A1 (en) 2009-06-25
WO2007042834A3 (en) 2007-06-14
WO2007042834A2 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
US10157983B2 (en) Vertical power MOS-gated device with high dopant concentration N-well below P-well and with floating P-islands
US5702961A (en) Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby
US6900518B2 (en) Semiconductor device
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
JP5357370B2 (ja) 半導体デバイス
US6303410B1 (en) Methods of forming power semiconductor devices having T-shaped gate electrodes
US20150008481A1 (en) Lateral power semiconductor transistors
AU2001290068A1 (en) Semiconductor Device and Method of Forming a Semiconductor Device
KR20090083424A (ko) 래치업되지 않는 집적 절연 게이트 양극성 트랜지스터
JPH10209432A (ja) 半導体デバイスの改良
JP2005011846A (ja) 半導体装置
US20150187877A1 (en) Power semiconductor device
US20190006494A1 (en) Semiconductor device
JP2009512207A (ja) パワー半導体デバイス
KR101422953B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR20150069117A (ko) 전력 반도체 소자
JP2000311998A (ja) 絶縁ゲートターンオフサイリスタ
KR101994728B1 (ko) 전력 반도체 소자
JP2005150348A (ja) 半導体装置
KR20150076768A (ko) 전력 반도체 소자
US11610987B2 (en) NPNP layered MOS-gated trench device having lowered operating voltage
EP4187615A1 (en) Npnp layered mos-gated trench device having lowered operating voltage
KR100555444B1 (ko) 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법
JP2023003117A (ja) 半導体装置
JPH09213930A (ja) Ｍｉｓｆｅｔ制御型半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091014

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121204