JPH09213930A - Ｍｉｓｆｅｔ制御型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】オン電圧が小さく、スイッチング特性の優れた
高耐圧，大電流化に適したMISFET制御型半導体装置を提
供する。 【解決手段】MISFET制御型半導体装置で、エミッタ電極
２と接触しているｐ層１３と、電界を緩和して耐圧を持
たせるためのフローティングｐ層１２の間をｎ型正孔障
壁層１１でオン時には分離する。また、エミッタ電極２
に接続されているｎ層１５の直下を通さずに素早く引き
抜くためのＰチャネル型MISFET２２，２３を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はMISFET制御型半導体
装置に関する。

【０００２】

【従来の技術】インバータ装置をはじめとする電力変換
器の高性能化の要求から、高速，低損失の半導体スイッ
チング素子の開発が望まれている。これには電流導通時
の電圧降下、すなわち、オン電圧が低く、大電流を少な
い損失でオン，オフできる、すなわち、高速スイッチン
グできる半導体装置が必要とされる。このような要求か
ら、パワーMISFETと比較しオン電圧が低く、バイポーラ
トランジスタと比較し高速スイッチング可能なＩＧＢＴ
や、より低オン電圧化が可能なＭＩＳゲートによりサイ
リスタを制御する新しい半導体装置の開発が急がれてい
る。

【０００３】従来の半導体装置は、例えば、ＩＳＰＳＤ
（１９９２年）第２５６−２６０頁に記載のエミッタス
イッチサイリスタ（Emitter Switched Thyristor）があ
る。しかし、この半導体装置は、サイリスタ部のｐベー
ス層がエミッタ電極に接しているため、保持電流が大き
くオン時の抵抗損失を十分に小さくできなく、更にオフ
時には寄生サイリスタがラッチアップし易く大きな電流
が制御できない等の問題があった。

【０００４】これに対して、特開平5−82775号公報に記
載されている半導体装置が提案されている。図６は開示
による半導体装置の断面図で、アノード電極１１１に設
置されたｐ+ アノード層１１２，アノード層１１２の上
に積層されたｎ型のガード層１１３，ガード層１１３上
に積層されたｎ- のベース層１１４とにより構成された
シリコン薄板１１０，基板１１０のｎ- 型のベース層１
１４表面に形成された深いｐ型の第１ベース層１２３，
第１ベース層１２３の内側にｎ型のフローティングエミ
ッタであるエミッタ層１２４、及びｐ型の第２ベース層
１２５が形成されており、第１ベース層１２３と第２ベ
ース層１２５は、エミッタ層１２４により分離され、こ
れら三つの層１２３，１２４及び１２５は、各層の端部
が基板表面に到達するように形成され、最も内側に積層
されているｐ型の第２ベース層１２５の表面に、二つの
ｎ+ 型ソース層１１７が形成され、二つのソース層117
に亘ってエミッタ電極１１９が設置され、エミッタ電極
１１９は、ソース層117及び第２ベース層１２５に接続
され、エミッタ電極１１９の周囲には、ゲート絶縁膜１
１８を介してゲート電極１２６が設置され、ゲート電極
１２６は、ソース層１１７の端部から第２ベース１２
５，エミッタ層１２４，第１ベース層１２３、及びｎ-
型のベース層１１４に亘って設置されている。このゲー
ト電極１２６に正の電位が印加されるとソース層１１
７，第２ベース層１２５及びエミッタ層１２４からなる
Ｎチャネル型の第１のMISFET１３５と、エミッタ層１２
４，第１ベース層１２３及びｎ- 型のベース層１１４か
らなるＮチャネル型の第２のMISFET１３６が構成され
る。一方、負の電位が印加されると、第２ベース層１２
５，エミッタ層１２４及び第１ベース層１２３からなる
Ｐチャネル型のＭＩＳＦＥＴ１３７が構成される。

【０００５】この半導体層は、ゲート電極１２６に正の
電位が印加されると第１及び第２のMISFET１３５，１３
６がオンとなる。その結果、ｎ+ 型のソース層１１７か
らエミッタ層１２４を介してｎ- 型のベース層１１４に
電子が注入され、これと呼応してｐ+ 型のアノード層１
１２から正孔がｎ- 型のベース層１１４に注入される。
そして、第１ベース層１２３に到達した孔正は、エミッ
タ層１２４に注入され電子と再結合することによってエ
ミッタ層１２４，第１ベース層１２３，ｎ- 型のベース
層１１４及びｐ+ 型のアノード層１１２からなるサイリ
スタが導通状態となる。この場態では電子がMISFET１３
６による表面チャネルのみならず、エミッタ層１２４と
第１ベース層１２３の接合面から直接注入されるように
なるので、導通時の抵抗は非常に小さくなる。更に第１
ベース層１２３が、エミッタ電極１１９と接触していな
いので、第１ベース層からエミッタ電極１１９に直接電
流が流れなく、サイリスタが導通するのに要する電流
（保持電流）が極めて小さくて済み、オン抵抗を十分低
減できる。従って、従来のＥＳＴの問題点の一つが解決
できる。

【０００６】しかし、従来の半導体素子は、オフ時に問
題がある。以下、従来素子のオフ過程を説明する。ゲー
ト電極１２６に負の電位を印加すると、第１及び第２の
MISFET１３５，１３６はオフ状態となり、エミッタ層１
２４とエミッタ電極119とが切り離されるので電子注入
は遮断される。これと同時にＰチャネル型のMISFET１３
７がオン状態となり、第１ベース層１２３及びｎ- 型の
ベース層114に溜まった過剰キャリア（正孔）がＰチャ
ネル型のMISFET１３７を介して第２のベース層１２５を
通ってエミッタ電極１１９に放出されて、この素子はオ
フ状態となる。

【０００７】

【発明が解決しようとする課題】しかし、この時、多量
の正孔電流がｎ+ ソース層１１７の直下を通るために、
第２ベース層１２５に電位降下が起こり、ｎ+ ソース層
１１７，第２ベース層１２５及びエミッタ層１２４から
なるｎｐｎトランジスタがオンする場合がある。特に大
きな電流を遮断する場合に顕著に生じる。このトランジ
スタがオンするとエミッタ電極１１９に接続されている
ｎ+ ソース層１１７からエミッタ層124に直接電子が注
入されてサイリスタが再点孔弧（ラッチアップ）し、著
しい場合には素子が破壊する場合がある。また、この素
子はサイリスタを動作させているため、エミッタ層１２
４からの電子注入により第１ベース層１２３中にも過剰
のキャリアがある。このキャリアにより、電流遮断時で
エミッタ層１２４と第１ベース層１２３で構成されるｐ
ｎ接合のアバランシェ電圧が低下することが懸念され
る。即ち、電流遮断時の耐量（遮断耐量）が小さい問題
がある。

【０００８】またこの素子は、サイリスタを有効に機能
させるためにエミッタ層１２４を高不純物濃度にする必
要があるが、このためＰチャネル型MISFET１３７のチャ
ネル抵抗が大きく、また第２ベース層１２５の横方向抵
抗も大きいために、ターンオフ時に第１ベース層１２３
の近傍に溜まった正孔がエミッタ電極１１９に掃き出さ
れる速度が遅い。即ち、ターンオフ速度が遅い問題があ
る。

【０００９】本発明の目的は、オン時の抵抗損失を増大
せずに、遮断耐量を大きくし、スイッチング速度を向上
したMISFET制御型半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明のMISFET制御型半
導体装置の一つの特徴は、MISFETでバイポーラトランジ
スタまたはサイリスタのオン，オフを制御する半導体装
置で、オン時にはエミッタ電極に流れる正孔電流を殆ど
遮断し、かつターンオフ時には低チャネル抵抗のＰチャ
ネル型MISFETによって素早く引き抜く手段を設けたこと
にある。

【００１１】本発明のMISFET制御型半導体装置の特徴を
具体的にいえば、コレクタ電極に設けたｐ+ コレクタ
層，ｐ+ コレクタ層の上に積層したｎ+ 型のバッファ
層，バッファ層上に積層したｎ- のベース層とにより構
成されたシリコン基板，基板のｎ- 型のベース層表面に
設けた深いｐ- 層，ｐ- 層の内側に設けたｎ層，ｎ層の
内側に設けたｐ層及び第１のｐ+ 層，第１のｐ+ 層のほ
ぼ内側に位置し一部がｐ層に接するように設けたｎ+
層，一部がｎ層及びｐ- 層と接し第１のｐ+ 層と対抗し
て配置した第２のｐ+ 層，第１のｐ+ 層及びｎ+ 層の表
面に接触して設けたエミッタ電極，ｎ+ 層と重なり部分
を有したｐ層，ｎ層，ｐ- 層及びｎ- 層の各表面の露出
領域にゲート絶縁膜を介して設けた第１のゲート電極，
第１及び第２のｐ+ 層と重なり部分を有しその間の表面
の露出領域にゲート絶縁膜を介して設けた第２のゲート
電極からなり、エミッタ電極と接触している第１のｐ+
層及びｐ層と、ｐ- 層との間はｎ層により分離されてお
り、第１ゲート電極とｎ+ 層をソース，ｐ層をベース及
びｎ層をドレインとする第１のＮチャネル型MISFETを構
成し、第１ゲート電極とｎ層をソース，ｐ- 層をベース
層及びｎ- 層をドレインとする第２のＮチャネル型MISF
ETを構成し、第１ゲート電極とｐ層をソース，ｎ層をベ
ース及びｐ- 層をドレインとする第１のＰチャネル型MI
SFETを構成し、第２ゲート電極と第１のｐ+ 層をソー
ス，ｎ層をベース及び第２のｐ+ 層をドレインとする第
２のＰチャネル型MISFETを構成した点にある。

【００１２】本発明の半導体装置によれば、エミッタ電
極と接触している第１のｐ+ 層及びｐ層を、ｎ層で取り
囲むことにより、オン状態でｐ- 層とは電気的に分離さ
れた構成とした。このためオン状態でｐ+ コレクタ層か
ら注入された正孔は、ｎ層が正孔障壁層としての機能を
果たすためにエミッタ電極への流出が殆どなくなり、ｎ
- ベース層中に溜まる。この結果、電導度変調効果によ
りｎ- 層の電導度が大幅に低減し低オン電圧化が達成で
きる。しかも正孔障壁層であるｎ層は、従来装置のよう
にサイリスタのｎエミッタとして機能させるものではな
いので、比較的低い不純物濃度であればよく、従来装置
のようにサイリスタが動作しない。従って、ｐ- 層中の
過剰キャリア濃度は従来装置よりも少なくて済み、ｎ層
とｐ- 層で構成されるｐｎ接合のターンオフ時における
アバランシェ電圧を向上できる。即ち遮断耐量を向上で
きる。

【００１３】更に、第２ゲート電極，第１のｐ+ 層，ｎ
層及び第２のｐ+ 層からなる第２のＰチャネル型MISFET
を構成し、これをターンオフ時にオンさせることによ
り、ｎ- ベース層中に溜まった過剰キャリアをｎ+ 層の
直下を通さずに素早くエミッタ電極に引き抜けるので、
サイリスタがラッチアップする問題がなく、スイッチン
グ速度も格段に向上できる。

【００１４】

【発明の実施の形態】図１は本発明の半導体装置の第１
実施例の構成を示す単位セルの断面図である。コレクタ
電極３に設けたｐ+ コレクタ層５，ｐ+ コレクタ層の上
に積層したｎ+ 型のバッファ層４，バッファ層上に積層
したｎ- のベース層１とにより構成されたシリコン基
板，基板のｎ- 型１のベース層表面に設けた深いｐ- 層
１０，ｐ- 層の内側に設けたｎ型の正孔障壁層１１，正
孔障壁層１１の内側に設けたｐ層１２及び第１のｐ+ 層
１３，第１のｐ+ 層１３のほぼ内側に位置し一部がｐ層
１２に接するように設けたｎ+ 層１５，一部が正孔障壁
層１１及びｐ- 層１０と接し第１のｐ+ 層１３と対抗し
て配置した第２のｐ+ 型層１４，第１のｐ+ 層１３及び
ｎ+ 層１５の表面に接触して設けたエミッタ電極２，ｎ
+ 層１５と重なり部分を有し、それぞれｐ層１２，ｎ型
の正孔障壁層１１，ｐ- 層１０及びｎ-層１の各表面の
露出領域にゲート絶縁膜６を介して設けた第１のゲート
電極７，第１のｐ+ 層１３及び第２のｐ+ 層１４と重な
り部分を有しその間の表面の露出領域にゲート絶縁膜８
を介して設けた第２のゲート電極９からなり、エミッタ
電極２と接触している第１のｐ+ 層１３及びｐ層１２
と、ｐ- 層１０との間はｎ型の正孔障壁層１１により分
離されており、第１ゲート電極７とｎ+ 層１５をソー
ス，ｐ層１２をベース及びｎ型の正孔障壁層１１をドレ
インとする第１のＮチャネル型MISFET２０を構成し、第
１ゲート電極７とｎ型の正孔障壁層１１をソース，ｐ-
層１０をベース及びｎ- 層１をドレインとする第２のＮ
チャネル型MISFET２１を構成し、第１ゲート電極７とｐ
層１２をソース，ｎ型の正孔障壁層１１をベース及びｐ
- 層１０をドレインとする第１のＰチャネル型MISFET２
２を構成し、第２ゲート電極９と第１のｐ+ 層１３をソ
ース，ｎ型の正孔障壁層１１をベース及び第２のｐ+ 層
１４をドレインとする第２のＰチャネル型MISFET２３か
ら構成されている。本実施例ではゲート電極７とゲート
電極９は図示以外の箇所で接続されている。

【００１５】図２は半導体装置の等価回路を示す。以
下、本発明の半導体装置の動作原理と特徴を図１，図２
を用いて述べる。

【００１６】まず、半導体装置をターンオンするには、
コレクタ電極３に負の電位，エミッタ電極に正の電位を
印加し、ゲート電極７，９にエミッタ電極よりも正に大
きい電位を加える。これにより、ｐ層１２及びｐ- 層１
０の表面にｎ+ 反転層が形成され、第１，第２のＮチャ
ネル型MISFET２０，２１がオンし、第１のＰチャネル型
MISFET２２ベースとなるｎ型の正孔障壁層１１の表面に
はｎ+ 蓄積層が形成され、ｎ+ 層１５とｎ- ベース層１
がMISFETのｎ+ チャネル層によって接続される。この結
果、エミッタ電極２からｎ- ベース層１に注入された電
子がｐ+ コレクタ層５に流れ込み、これによりｐ+ コレ
クタ層５から正孔がｎ- ベース層１に注入される。注入
された正孔は、ｐ- 層１０には流れ込むがｎ型の正孔障
壁層１１によって阻止されるので、エミッタ電極２には
殆ど流れださない。この原理は、図３に示すＡ−Ａ断面
の不純物プロフィールとエネルギバンド図から理解でき
る。即ち、フローティングのｐ- 層１０とエミッタ電極
に接続されているｐ層１２及びｐ+ 層１３とは、ｎ型層
１１で分離されているため、ｐ- 層１０とｎ層１１の接
合面で生じるポテンシャルによって正孔の流れが阻止さ
れる。従って、正孔はｐ- 層１０及びｎ- ベース層１に
溜まり（電荷中性条件により電子も同量溜まる）、この
結果、電導度変調効果によってｎ- ベース層１の抵抗が
極めて小さくできるので、十分に低いオン電圧が実現で
きる。ｎ層１１の不純物は、比較的低濃度がよく、１０
¹⁶〜１０¹⁷cm^-3台であれば正孔障壁層としての機能を十
分に果たす。ｎ層１１がこの濃度の場合には、ｎ層１
１，ｐ- 層１０，ｎ- ベース層１及びｐ+ コレクタ層５
からなるサイリスタは実質的には動作せず、ｎ層１１の
表面に生じるｎ+ 蓄積層によって、ゲート電極７直下の
極表面のみサイリスタ的な動作をする。これは換言すれ
ば、ｎ層１１，ｐ- 層１０，ｎ- ベース層１からなるｎ
ｐｎトランジスタの電流伝送率αｎｐｎが０.５ 以下で
あることを意味する。即ち、本発明の半導体装置は、実
質的なサイリスタ動作せずとも極めて低いオン電圧が実
現できる点で新しい動作原理である。なおｐ- 層１０
は、オフ時の電界を緩和し耐圧を持たせるための機能を
果たす。

【００１７】一方、ターンオフするには、ゲート電極
７，９の電位をエミッタ電極２よりも負の電位にするこ
とで、第１，第２のＮチャネルMISFET２０，２１のｎ+
反転層が消滅し、ｎ+ 層１５からｎ- ベース層１への電
子注入が遮断され、この結果、ｐ+ コレクタ層５からの
正孔注入も遮断される。これと同時にゲート電極７，９
直下のｎ層１１表面にｐ+ 反転層が形成されて第１，第
２のＰチャネル型MISFETの２２，２３がオンする。ｎ-
ベース層１及びｐ- 層１０中に残った正孔は、大部分が
第２のＰチャネル型MISFETのｐ+ 反転層を通ったエミッ
タ電極へ掃き出され、一部は１のＰチャネル型MISFETの
ｐ+ 反転層を通ってエミッタ電極へ掃き出されて半導体
装置がオフ状態となる。

【００１８】本発明の半導体装置は、ｎ層１１とｐ- 層
１０の接合からの電子注入がないので、従来装置のサイ
リスタを動作させるタイプに比べてｐ- 層１０中の過剰
キャリア濃度が低く、ターンオフ時における接合でのア
バランシェ電圧が小さい。即ち、遮断耐量を向上でき
る。

【００１９】本発明の半導体装置は、第２のＰチャネル
型MISFET２３をターンオフ時にオンさせることにより、
ｎ-ベース層１及びｐ-層１０中に溜まった過剰キャリア
をｎ+ 層１５の直下を殆ど通さずに素早くエミッタ電極
２に引き抜ける。これは第２のＰチャネル型MISFET２３
のオン抵抗が、容易に第１のＰチャネル型MISFET22より
も小さくできることによる。第２のＰチャネル型MISFET
２３は、第１のＰチャネル型MISFET２２に寄生するｐ層
１２の横方向抵抗がなく、しかもチャネル長をゲート電
極９の加工寸法で制御できるので容易に短くできる。こ
の結果、従来装置のように半導体装置が再点弧する問題
がなく、遮断耐量を向上できる。更に、理由によりスイ
ッチ速度も格段に向上できる。

【００２０】図４は本発明の他の実施例を示す単位セル
断面図である。図５はその等価回路である。図１に示し
た実施例との相違はゲート電極７とゲート電極９が独立
に形成されており、二つのゲート端子Ｇ１，Ｇ２に分か
れている点にある。即ち、この半導体装置では、二つの
ゲート端子の電圧をそれぞれ独立に制御できる特徴があ
る。例えば、ターンオフ時にＧ２端子の電位をＧ１より
も先に負にすることで、第２のＰチャネル型MISFET２３
をオンさせて、正孔電流の通路を作ることができる。ｎ
- ベース層１及びｐ- 層１０中に溜まった過剰キャリア
の一部は、この通路を抜けてエミッタ電極２に掃き出さ
れる。この後、ＧＩを負電位にすれば、ｎ- ベース層１
及びｐ- 層１０中の過剰キャリア濃度が低下した状態で
半導体装置をオフできるので、実施例に比べて一層の遮
断耐量の向上とスイッチング速度の向上が達成できる。
また、ターンオフ時のテール電流も減少できるので、ス
イッチング損失も低減できる効果がある。

【００２１】また、図４の半導体で、ゲート電極９直下
のｎ層１１の表面に予め低濃度の浅いｐ型層を設けてお
くことにより、第２のＰチャネル型MISFET２３のチャネ
ル抵抗が更に低減できる。この結果、更なる遮断耐量の
向上とスイッチング速度の向上が達成できる。なお、ｎ
層１１の表面に設けるｐ型層は、ゲート電極が正の時に
そこに形成されるｎ+ 蓄積層により、消滅もしくは空乏
化する程度の不純物濃度と深さであることが望ましい。

【００２２】

【発明の効果】本発明の半導体装置によれば、エミッタ
電極と接触しているｐ層と、電界を緩和して耐圧を持た
せるためのフローティングｐ層の間をｎ層（正孔障壁
層）でオン時には分離する構成とした。正孔のエミッタ
電極への流出が殆どなくなり、サイリスタ動作を用いず
とも低いオン電圧が実現でき、かつ遮断耐量を向上でき
る。

【００２３】更に、ターンオフ時に、素子内部に溜まっ
た過剰キャリアをエミッタ電極と接続されているｎ層の
直下を通さずに素早く引き抜くためのＰチャネル型MISF
ETを設けたことにより、遮断耐量とスイッチング速度が
格段に向上できる。従って、オン電圧が小さく、スイッ
チング特性の優れた高耐圧，大電流化に適したMISFET制
御型半導体装置が実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す断面図。

【図２】図１に示した半導体装置の等価回路図。

【図３】図１に示した半導体装置のＡ−Ａラインの不純
物プロフィールとエネルギバンド図。

【図４】本発明の半導体装置の他の実施例を示す断面
図。

【図５】図４に示した半導体装置の等価回路図。

【図６】従来のMISFET制御型半導体装置の断面図。

【符号の説明】

２…エミッタ電極、１１…ｎ型正孔障壁層、１２…ｐ
層、１３…第１のｐ+ 層、１５…ｎ+ 層、２２…第１の
Ｐチャネル型MISFET、２３…第２のＰチャネル型MISFE
T。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂野 順一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】第２導電型のベース層と、この一表面に設
   けられたコレクタ電極の接続される第１導電型のコレク
   タ領域と、これと対向する主表面に順次４層に積層され
   た第２導電型の第１半導体層，第１導電型の第２半導体
   層，第２導電型の第３の半導体層及び第１導電型の第４
   半導体層と、前記第１半導体層の底面の大部分を取り囲
   み一部が前記第２半導体層に接した第１導電型の第５半
   導体層と、第５半導体層と対抗配置され一部が前記第３
   半導体層及び第４半導体層と接した第１導電型の第６半
   導体層と、前記第１半導体層及び第５半導体層に接続さ
   れたエミッタ電極と、前記第２，第３，第４半導体層及
   びベース層が主表面に連なって露出する領域にゲート絶
   縁膜を介して設けた第１ゲート電極と、前記第５，第６
   半導体層の主表面露出する前記第３半導体層上にゲート
   絶縁膜を介して設けた第２ゲート電極とを有することを
   特徴とするMISFET制御型半導体装置。
2. 【請求項２】請求項１において、前記第１半導体層と前
   記第３半導体層を接続する第２導電型チャネルの第１MI
   SFETと、前記第３半導体層と前記ベース層を接続する第
   ２導電型チャネルの第２MISFETと、前記第２半導体層と
   第４半導体層を接続する第１導電型チャネルの第３MISF
   ETと、前記第５半導体層と前記第６半導体層を接続する
   第１導電型チャネルの第２MISFETとを有するMISFET制御
   型半導体装置。
3. 【請求項３】請求項２において、前記第２導電型チャネ
   ルの第１，第２MISFET及び前記第１導電型チャネルの第
   １MISFETを制御する第１ゲート電極と、前記第１導電型
   チャネルの第２MISFETを制御する第２ゲート電極とは互
   いに接続されており、オン時にはそれぞれ前記第２導電
   型チャネルの第１，第２MISFETをオン、前記第１導電型
   チャネルの第１，第２MISFETをオフさせ、オフ時にはそ
   れぞれ前記第２導電型チャネルの第１，第２MISFETをオ
   フ、前記第１導電型チャネルの第１，第２MISFETをオン
   させるMISFET制御型半導体装置。
4. 【請求項４】請求項２において、前記第２導電型チャネ
   ルの第１，第２MISFET及び前記第１導電型チャネルの第
   １MISFETを制御する第１ゲート電極と、前記第１導電型
   チャネルの第２MISFETを制御する第２ゲート電極とは互
   いに独立に設けられており、少なくともオフ時には前記
   第１導電型チャネルの第２MISFETを他よりも先にオンさ
   せるMISFET制御型半導体装置。
5. 【請求項５】請求項２において、前記第５，第６半導体
   層の間の主表面露出する前記第３半導体層の表面に第１
   導電型の第７半導体層を設けたMISFET制御型半導体装
   置。
6. 【請求項６】請求項５において、前記第７半導体層は、
   前記第２ゲート電極に印加された電位によって生じる反
   転層により、消滅もしくは空乏化する程度の不純物濃度
   と深さを備えているMISFET制御型半導体装置。
7. 【請求項７】請求項１において、前記第２導電型の第３
   半導体層と前記第１導電型の第４半導体層及び前記第２
   導電型のベース層で構成されるトランジスタの電流伝送
   率が０.５ 以下であるMISFET制御型半導体装置。