JP2000183340A - 半導体装置およびその駆動方法 - Google Patents

半導体装置およびその駆動方法

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JP2000183340A
JP2000183340A JP10355943A JP35594398A JP2000183340A JP 2000183340 A JP2000183340 A JP 2000183340A JP 10355943 A JP10355943 A JP 10355943A JP 35594398 A JP35594398 A JP 35594398A JP 2000183340 A JP2000183340 A JP 2000183340A
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Noriyuki Iwamuro
憲幸 岩室
Yuichi Harada
祐一 原田
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

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Abstract

(57)【要約】 【課題】低オン抵抗、高速ターンオフ特性の両立を実現
し、且つ、ターンオフストレージ時間の短縮化を図る。
ある。 【解決手段】高抵抗のｎベース領域３の一方の面に第１
のｐベース領域４、第２のｐベース領域５を形成し、他
方の面にｐコレクタ領域１を形成し、第１のｐベース領
域４の表面層には、ｎエミッタ領域６を形成し、第１の
ｐベース領域４と第２のｐベース領域５の間のｎベース
領域３を掘って溝を形成して、トレンチゲート電極部を
形成し、Ｚ軸方向に、第１のｐベース領域４と、第２の
ｐベース領域５を互いに離して交互に形成する。第２の
ｐベース領域５を浮遊領域とすることで、オン電圧を低
下させ、ターンオフ時に第２のｐベース領域５の表面付
近に存在する多量のキャリアを、ｐチャネル１８から速
やかに引き抜ぬいて、ターンオフ時間の短縮化を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型の
スイッチング素子として用いられる半導体装置に関す
る。
【０００２】
【従来の技術】サイリスタは、その低オン電圧特性か
ら、大容量用途に必要不可欠な素子として使われてき
た。そして、今日、ＧＴＯ（ゲートターンオフ）サイリ
スタが、高電圧・大電流領域用素子として、多く使われ
ている。しかしながら、ＧＴＯサイリスタは、（１）タ
ーンオフ時に多大なゲート電流を必要とする、（２）安
全なターンオフをさせるためには大きなスナバ回路が必
要など、その欠点が顕在化してきている。また、ＧＴＯ
サイリスタはその電流−電圧特性において、電流飽和特
性を示さないことから、負荷短絡保護のためにフューズ
などの受動部品をつながなくてはならず、システムの小
型化やコスト低減で大きな障害となっている。
【０００３】１９８４年、ＧＥ（General Electric) 社
のテンプル(Temple)らは、IEEE IEDM Tech.,Dig.,pp.28
2 (1984)で、電圧駆動型サイリスタであるＭＣＴ（MOS
Controlled Thyristor) を発表して以来、世界の様々な
研究機関において、その特性解析および改善が行われて
いる。これは、ＭＣＴが電圧駆動型であるために、ＧＴ
Ｏサイリスタに比べ、格段に容易なゲート駆動回路で済
み、且つ、低オン電圧特性を示すことによる。しかし、
ＭＣＴは、ＧＴＯサイリスタと同様に電流飽和特性を示
さないため、実際に使用する際にはフューズなどの受動
部品が必要となる。
【０００４】そこで、USP4,847,671やUSP4,502,070で開
示されている素子は、サイリスタにＭＯＳＦＥＴを直列
に接続することで、電流飽和特性をもたせたものであ
る。しかしながら、その飽和特性は低印加電圧の場合の
み有効で、直列接続したＭＯＳＦＥＴの耐圧以上の電圧
がアノードに印加されると、これらの素子は破壊してし
まう。それを解決するために、M.S.Shekerらは IEEE El
ectron Device Letters,vol.12,pp.387 (1991) で、Du
al channel ESTを開示した。この素子は、高電圧領域ま
で、電流飽和特性を示すことを特徴としており、このこ
とを実測により示した。さらに、岩室らは、ISPSD'93,p
p.71,1993.やISPSD'94,pp195 (1994) で、このEST の順
バイアス安全動作領域(FBSOA) 、逆バイアス安全動作領
域(RBSOA)の解析結果を発表し、電圧駆動型サイリスタ
において、初めて負荷短絡時の安全動作領域を有する素
子開発に道を開いた。またこれと類似した素子構造も、
USP5,381,026やUPS5,464,994に開示されている。
【０００５】さらに、北川らは、電圧駆動型トランジス
タ構造において、ゲートトレンチ構造を適用することに
より、サイリスタ動作に近いキャリア分布を達成できる
ＩＥＧＴ（Injection Enhanced Gate Transistor) を、
特開平７−５０４０５号公報で開示した。この素子の基
本動作は、ＩＧＢＴ（Insulated Gate Bipolar Transis
tor)と全く同じであるが、表面から電流が抜ける部分を
ＩＧＢＴより小さくすることで、抵抗を上げ、素子内部
のキャリア分布、特に素子表面でのキャリア濃度を多く
したものである。これは、トレンチ部の幅をメサ部の幅
より広くすることでも達成される。しかし、実際にトレ
ンチ幅の広い素子を作成することは、トレンチ内部へ均
一にポリシリコンを埋め込むことが困難であったり、ト
レンチ形状が歪んだりするために、製造上困難であり、
現状の製造レベルでは、１．５μｍ程度が最大であると
言われている。これを解決するために、幅の狭いトレン
チゲート電極と、電位的に浮いたｐ領域を交互に形成
し、トレンチ幅の広い素子と同一の効果を狙った素子
も、北川らがISPSD'95,pp.486 (1995)で開示し、またS.
EicherらがISPSD'98,pp.39 (1998) で開示し、小川らが
ISPSD'98,pp.47 (1998)で開示している。
【０００６】これら上記デバイスの特徴は、サイリスタ
構造もしくはトレンチ構造を適用することで、素子オン
時に素子表面のみ、キャリア分布を持ち上げる（上昇さ
せる）ことで、オン時の抵抗を下げ、またオフ時には空
乏層が広がったあとの部分のキャリア分布を変えないこ
とで、ターンオフ損失は、ＩＧＢＴ並の高速性を達成さ
せようというものである。これにより、ＩＧＢＴに比
べ、低オン電圧でほぼ同一のターンオフ速度を達成しよ
うとするものである。しかしながら、空乏層が広がる前
のターンオフ動作においては、キャリア濃度はオン時と
同様、素子表面で高く、さらに素子表面を電流が抜ける
部分を小さくしていることから、素子表面に存在する多
量のキャリアの引き抜きが遅いことから、ターンオフス
トレージ時間が長くなる。そのために、北川らは、トレ
ンチＩＥＧＴとして、特開平７−１３５３０９号公報
に、表面の電位的に浮いたｐ領域にＭＯＳＦＥＴを介し
て引き抜き孔を設けることで、スイッチング速度を速く
しようとする試みを開示した。つぎに、この特開平７−
１３５３０９号公報に開示されているトレンチＩＥＧＴ
の詳細な構造について説明する。
【０００７】図７は、従来素子であるトレンチＩＥＧＴ
の要部断面斜視図である。ｎベース領域７３の表面層に
第１のｐベース領域７４と第２のｐベース領域７５を形
成し、第１のｐベース領域７４の表面層に、ｎソース領
域７６を離して複数個形成し、表面からトレンチ溝を堀
り、ゲート絶縁膜７７を介してゲート電極７８を形成す
る。
【０００８】第１のｐベース領域７４表面とｎソース領
域７６表面にカソード電極８２を形成する。第２のｐベ
ース領域７５を、Ｚ軸方向に連続して形成し、このＺ軸
方向の第２のｐベース領域７５の端がｎベース領域８７
に隣接し、そのｎベース領域８７の外側に、ｐ+ 領域８
８を形成する。このｐ+ 領域８８は、第１のｐベース領
域７４と接続する。尚、ｎベース領域８７は、ｎベース
領域７３の一部で、第２のｐベース領域７５とｐ+ 領域
８８に挟まれたｎベース領域７３を指す。
【０００９】トレンチ溝はｐ+ 領域８８まで達してお
り、このｐ+ 領域８８表面にカソード電極８２を形成す
る。ｎベース領域７３の裏面にｐエミッタ領域７１を形
成し、ｐエミッタ領域７１の表面にアノード電極８３を
形成する。このアノード電極８３とアノード端子Ａ、カ
ソード電極８２とカソード電極Ｋ、ゲート電極７８とゲ
ート端子Ｇがそれぞれ接続する。尚、ｎソース領域７
６、ｐエミッタ領域７１、カソード電極８２、アノード
電極８３、カソード端子Ｋおよびアノード端子Ａは、後
述の実施例で説明するところのｎエミッタ領域、ｐコレ
クタ領域、エミッタ電極Ｅ、コレクタ電極Ｃ、エミッタ
端子Ｅおよびコレクタ端子Ｃにそれぞれ対応している。
尚、特開平７−１３５３０９号公報で開示されているト
レンチＩＥＧＴでは、第１のｐベース領域７４の表面層
にｎソース領域７６とｐ+ 領域が交互に形成され、第２
のｐベース領域７５の表面層にｐ+ 領域が形成されてい
が、図７では、このｐ+ 領域を含めて第１のｐベース領
域７４、第２のｐベース領域７５とした。また、特開平
７−１３５３０９号公報では、ｐ+ 領域８８の下層に、
第１のｐベース領域が形成されているが、図７ではこの
第１のｐベース領域を含めてｐ+ 領域８８とした。
【００１０】このトレンチＩＥＧＴは、図示しないが、
幅の狭いトレンチ構造のゲート電極７８と電位的に浮い
た第２のベース領域７５をＸ軸方向に交互に形成し、表
面から電流が抜ける部分をＩＧＢＴより小さくすること
で、素子内部のキャリア分布、特に、素子表面でのキャ
リア分布を持ち上げて、オン時の抵抗を下げ、また、タ
ーンオフ時には空乏層が広がったあと、キャリア分布を
変えないようにして、ターンオフ損失およびターンオフ
時間を小さくして、ＩＧＢＴ並の高速性を達成させよう
というものである。
【００１１】
【発明が解決しようとする課題】しかし、このトレンチ
ＩＥＧＴでは、空乏層が広がる前のターンオフ動作にお
いては、キャリア分布はオン時と同様、素子表面で高
く、さらに、素子表面を電流が通り抜ける部分（コンタ
クトホールに当たる面積）が小さいことと、また、第２
のｐベース領域７５やこの第２のｐベース領域７５の表
面層に形成されたｐ + 領域８８とその近傍のキャリア
が、トレンチ溝の底部のｎベース領域７３やトレンチ溝
の側壁のｎベース領域８７に形成されたｐチャネル９
０、８９を通して第１のｐベース領域７４やｐ+ 領域８
８へ流れ込むときに、トレンチ溝を挟んでトレンチ溝の
底部および側面の一部に形成されたｐチャネル９０を通
る経路と、第２のｐベース領域７５のＺ軸方向の両端
（図では奥行き方向にある一端を示す）のトレンチ溝の
側壁に形成されたｐチャネル８９の経路を通るしか経路
がない。
【００１２】前記ｐチャネル９０を通る経路は、チャネ
ルの長さが長い。またトレンチ溝の側壁に形成されたｐ
チャネル８９のを通る経路は、チャネルの長さは短い
が、Ｚ軸方向に連続して一本形成された第２のｐベース
領域７５に蓄積されたキャリアを両端のｐチャネル８９
（図では一端のｐチャネルのみ示している）で引き抜か
ねばならず、チャネルを流れるキャリアの密度が高くな
る。
【００１３】前記のように、底部からのキャリアの引き
抜きは長いチャネルを介して行わなければならない。ま
た側壁からのキャリアの引き抜きは、チャネル内のキャ
リア密度が高い状態で行わなければならない。いずれの
経路からキャリアを引き抜いたとしても、素子表面に存
在する多量のキャリアの引き抜きには時間がかかり、タ
ーンオフストレージ時間は長くなる。また、引き抜きキ
ャリア用のｐ+ 領域８８を設ける必要があり、このｐ+
領域８８はオン時には電流が流れず、オンに対しては、
無駄スペースとなる。そのため、素子のオン電圧（オン
抵抗）が大きくなる。
【００１４】この発明の目的は、前記の課題を解決し
て、低オン抵抗、高速ターンオフ特性の両立を実現し、
且つ、ターンオフストレージ時間の短いスイッチング特
性を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の第１ベース領域と、該第１ベース領
域の表面層に選択的に細長に形成された溝に、ゲート絶
縁膜を介して形成されるゲート電極と、前記第１ベース
領域の表面層に選択的に前記溝より浅く且つ前記溝に接
するように形成された第２導電形の第２ベース領域と、
前記第２ベース領域の表面層に選択的に前記溝に接する
ように形成されたソース領域と、前記第１ベース領域の
表面層に選択的に前記第２ベース領域とは離れて前記溝
に接するように形成された第２導電形の第３ベース領域
と、前記ソース領域と第２ベース領域に接して形成され
る第１主電極と、第１ベース領域の裏面の表面層に形成
されるコレクタ領域と、該コレクタ領域上に形成される
第２主電極とを具備する半導体装置において、前記第２
ベース領域と、前記第３ベース領域とが、前記溝の長手
方向の少なくとも一方の側面に交互に形成される構成と
する。
【００１６】前記第２ベース領域と、前記第３ベース領
域とを前記溝の長手方向の両側に形成するとよい。前記
第２ベース領域と、前記第３ベース領域とが前記溝を介
して対向しているとよい。
【００１７】このように、第２ベース領域を、電位的に
浮いた第３のベース領域の隣りに配置することで、この
第２ベース領域と第３ベース領域の２つのベース領域に
より、挟まれたゲート絶縁膜とゲート電極で形成される
ゲート電極部を形成する。これにより、ゲート電極直下
の第１ベース領域に反転層を形成し、第２ベース領域と
第３ベース領域とが電位的に繋がった状態になり、素子
表面付近に蓄積されたキャリアが第３ベース領域から反
転層を介し、第２ベース領域に引き抜かれ、速やかに素
子をターンオフさせることができる。さらには、素子奥
行き方向に第２ベース領域と第３ベース領域を交互に離
して形成することで、奥行き方向にもトレンチゲート電
極側壁に位置する第１ベース領域の界面に形成される反
転層を介してキャリアが引き抜かれる。この第２ベース
領域は、前記した、北川らが提案ＩＥＧＴで、必要とな
るキャリア用のｐ+ 層の働きも兼ねるために、特別にｐ
+領域を設ける必要がなく、その分、チップの有効面積
を大きくできて、ＩＥＧＴより、オン抵抗を一段と小さ
くできる。前記第１ベース領域の裏面の表面層に該第１
ベース領域より低い抵抗を有する第１導電形の第４ベー
ス領域を介して前記コレクタ領域を形成してもよい。
【００１８】このように、第４のベース領域（通称、バ
ッファ領域といわれるもの）、を設けることで、第１ベ
ース領域の厚さを小さくできるために、素子の高耐圧化
が容易になる。また、６００Ｖクラスの中耐圧素子の飽
和電圧とターンオフ特性のトレードオフをバッファ領域
がない場合よりも、向上させることができる。
【００１９】前記オン時に第２ベース領域に第１導電形
チャネルを形成し、前記オフ時に第１ベース領域に第２
導電形チャネルを形成するように駆動すると好ましい。
これを具体的に説明すると、オン時に、ゲート電極に正
の電圧を印加して、第２ベース領域に第１導電形チャネ
ルを形成し、オフ時にゲート電極に負の電圧を印加し
て、第１ベース領域に第２導電形チャネルを形成するよ
うに駆動させることである。
【００２０】このように、ゲート電極に、正、負で電圧
を印加することで、容易に半導体装置をオン・オフでき
る。また、前記のように、オフ時にトレンチ溝の側壁と
接する第１ベース領域に第２導電形チャネルを形成する
ことで、第３ベース領域近傍のキャリアを効率良く第２
ベース領域に引き抜くことができて、前記のトレードオ
フを向上できる。さらに説明すると、前記オン時と前記
オフ時で、前記ゲート電極と前記第１主電極の間に印加
される電圧の極性を逆転させて駆動するとよい。
【００２１】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施例を説明する。以下の実施例では、第１導電
形をｎ形、第２導電形をｐ形として説明する。これを逆
にしても構わない。
【００２２】図１は、この発明の第１実施例の半導体装
置の要部断面斜視図である。高抵抗のｎベース領域３の
一方の面に深さ５μｍの第１のｐベース領域４と、第２
のｐベース領域５とを一つのｐ領域として複数個、表面
部で間隔が１．５μｍとなるように形成し、他方の面に
ｐコレクタ領域１を形成する。第１のｐベース領域４の
表面に、ｎエミッタ領域６を形成し、さらに、複数個形
成された前記の一つのｐ領域としての第１のｐベース領
域４と第２のｐベース領域５の間とに分離するようにｎ
ベース領域３まで達する幅１．５μｍ、深さ６μｍの溝
を形成する。このときｐベース領域５の方に、エミッタ
領域が形成されないようにする。この溝に沿って、溝の
表面にゲート絶縁膜７を形成し、さらに、溝を埋めるよ
うに、ゲート電極８を形成する。この溝に形成されたゲ
ート酸化膜７とゲート電極８でトレンチ構造のゲート電
極部を構成する。
【００２３】さらに、表面部に形成した前記の各領域と
ゲート電極８を形成したエミッタ側表面を、図示しない
層間絶縁膜で覆い、第１のｐベース領域４表面とｎエミ
ッタ領域６表面にコンタクト孔を開け、エミッタ電極１
２を形成する。裏面には、ｐコレクタ領域１を形成し、
ｐコレクタ領域１表面にコレクタ電極１３を形成する。
また、図のＸ軸方向に、トレンチ構造のゲート電極部を
挟んで、表面層にｎソース領域６を形成している第１の
ｐベース領域４と、第２のｐベース領域５を形成し、Ｚ
軸方向、つまり奥行き方向に、表面層にｎエミッタ領域
６が形成されている第１のｐベース領域４と、第２のｐ
ベース領域５とを互いに離して、交互に形成する。
【００２４】この素子の動作を説明する。エミッタ電極
１２を接地し、コレクタ電極１３に正の電圧を印加した
状態で、ゲート電極８に正の電圧を印加すると、ゲート
絶縁膜７に接する第１のｐベース領域４の界面に反転層
が形成され、ｎベース領域３の界面に蓄積層が形成され
る。この第１のｐベース領域４の界面に形成された反転
層はｎチャネルとなる。そのため、ｎエミッタ領域６と
第１のｐベース領域４とｎベース領域３とゲート絶縁膜
７およびゲート電極８で構成されるｎチャネルＭＯＳＦ
ＥＴがオンする。
【００２５】これにより、まず電子がエミッタ電極１
２、ｎエミッタ領域６、ｎチャネルＭＯＳＦＥＴのチャ
ネルを経由してｎベース領域３に供給される。この電子
は第１および第２のｐベース領域４、５、ｎベース領域
３、ｐコレクタ領域１で構成されるｐｎｐトランジスタ
のベース電流として働き、このｐｎｐトランジスタが動
作する。ターンオフ時には、ゲート電極８の電位を前記
のｎチャネルＭＯＳＦＥＴのしきい値以下に下げてオフ
することにより、ｎエミッタ領域６からの電子の供給が
なくなり、ｐｎｐトランジスタがオフ状態となり、素子
はターンオフする。
【００２６】前記したように、本発明素子の基本動作
は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
の動作と同じである。つぎに、本発明素子の独自の動作
について説明する。
【００２７】本発明素子では、ゲート電極８に正の電圧
が加えられていると、エミッタ電極１２に接続されてい
ない、第２のｐベース領域５は、電位的に浮いた状態と
なる。そのため、電流はこの第２のｐベース領域５を経
由してエミッタ電極１２に流れることはできず、第１の
ｐベース領域４のコンタクト部とｎエミッタ領域６を経
由してのみ、流れるために、表面の電流の抜ける部分の
面積が小さくなる。そのために、素子表面のキャリア分
布が持ち上がり（キャリア濃度が高くなること）、オン
抵抗は小さくなる。
【００２８】また、ターンオフ時はゲート電極８に負の
電圧を印加すると、ゲート電極８下のｎベース領域３の
表面層に反転層、つまり、ｐチャネルが形成され、第２
のｐベース領域５と第１のｐベース領域４がこのｐチャ
ネルで結ばれ、電位的に同一となる。このために、空乏
層が広がる前の、ターンオフ初期において、オン動作時
に第２のｐベース領域５の表面付近に存在する多量のキ
ャリアは、このｐチャネルと第１のｐベース領域４を経
由して、エミッタ電極１２へと引く抜かれる。このよう
に、第２のｐベース領域５、ｎベース領域３、第１のｐ
ベース領域４、ゲート絶縁膜７およびゲート電極８で構
成されるｐチャネルＭＯＳＦＥＴをオンすることで、タ
ーンオフストレージ時間を短縮することができる。
【００２９】前記したｐチャネルは、トレンチ溝を挟ん
で、トレンチ溝の底部と側壁の一部に形成されるｐチャ
ネル１７と、トレンチ溝の側壁に形成されるｐチャネル
１８がある。この両者の最短の電流パスの長さを比較す
ると、底部と側壁の一部に形成されるｐチャネル１７の
長さは実施例において約３．５μｍとなり、側壁に形成
されるｐチャネル１８の長さは約１．５μｍであり、ｐ
チャネル１８の長さはｐチャネル１７の長さに比べて半
分以下である。そのため、第２のｐベース領域５近傍に
蓄えられたキャリアは、側壁のｐチャネル１８を通して
第１のｐベース領域４に入り、エミッタ電極１２から抜
けて行く量が圧倒的に多いために、ターンオフストレー
ジ時間を短縮することができる。
【００３０】また、特開平７−１３５３０９号公報に開
示されているトレンチＩＥＧＴに比べて、側壁のｐチャ
ネルの１８の数が多く、そのためｐチャネル１８を通る
キャリアの密度が低く、キャリアの引き抜きが効率的に
行える。そのため、前記のトレンチＩＥＧＴと比べる
と、本発明素子のターンオフストレージ時間は短くな
る。
【００３１】さらに、特開平７−１３５３０９号公報で
開示されたトレンチＩＥＧＴと異なり、本発明素子で
は、引き抜きキャリアをエミッタ電極１２に逃がすため
の専用のｐ+ 領域８８を必要としない。なぜならば、本
発明素子では、第１のｐベース領域４がこのｐ+ 領域８
８の働きも兼ねているからである。このトレンチＩＥＧ
Ｔで設けたｐ+ 領域８８は、オン時には全く動作しない
無駄スペースとなるために、このｐ+ 領域８８を不要と
することは、面積使用効率を格段に良くし、チップサイ
ズの小型化または電流容量の増大を図る上で大きな効果
がある。尚、第１のｐベース領域４および第２のｐベー
ス領域５の表面層にｐ+ 領域を形成しても構わない。
【００３２】図２は、図１の本発明素子とトレンチＩＥ
ＧＴのターンオフ波形の模式図である。横軸が時間で縦
軸が電圧、電流波形である。太線が本発明素子（本発明
実施例１）の波形で、細線が特開平７−１３５３０９号
公報で開示されたトレンチＩＥＧＴの波形である。この
模式図は、本発明素子（本発明実施例１）のターンオフ
時間が短くなっていることを示している。
【００３３】図３、図４は、本発明素子と他の従来素子
との飽和電圧に対するターンオフ時間と、ターンオフ損
失のトレードオフをそれぞれ示す図である。飽和電圧は
オン電圧ともいい、図ではＶCE(sat) で表し、ターンオ
フ時間はｔoff 、ターンオフ損失はＥoff で表す。従来
素子としては、プレーナＩＧＢＴ、トレンチＩＧＢＴ、
トレンチＩＥＧＴの３機種である。本発明素子および他
の従来素子の素子耐圧は１２００Ｖである。飽和電圧に
対するターンオフ時間のドレードオフおよびターンオフ
損失のトレードオフの両方で、本発明素子が優れてい
る。つぎに、この比較に使用された他の従来素子の要部
断面斜視図を説明する。
【００３４】図５は、プレーナＩＧＢＴの要部断面斜視
図である。２１はｐコレクタ領域、２３はｎベース領
域、２４はｐベース領域、２６はｎエミッタ領域、２７
はゲート絶縁膜、２８はゲート電極、３２はエミッタ電
極、３３はコレクタ電極、Ｃはコレクタ端子、Ｅはエミ
ッタ端子およびＧはゲート端子である。
【００３５】図６はトレンチＩＧＢＴの要部断面斜視図
である。４１はｐコレクタ領域、４３はｎベース領域、
４４はｐベース領域、４６はｎエミッタ領域、４７はゲ
ート絶縁膜、４８はゲート電極、５２はエミッタ電極、
５３はコレクタ電極、Ｃはコレクタ端子、Ｅはエミッタ
端子およびＧはゲート端子である。また、トレンチＩＥ
ＧＴの要部断面斜視図は前記の図７である。
【００３６】これらの素子の特徴を説明する。プレーナ
ＩＧＢＴは、図５の２６、２４、２３、２７、２８で構
成されるゲート構造部がプレーナ構造であり、トレンチ
ＩＧＢＴは図６の４６、４４、４３、４７、４８で構成
されるゲート構造部がトレンチ構造（溝堀り構造）であ
る。また図７のトレンチＩＥＧＴは、前記したのでここ
では説明を省略する。
【００３７】つぎに、図３、図４の特性比較に用いた本
発明素子と他の従来素子の製造方法を説明する。これら
の素子は、比抵抗７０Ω・ｃｍのｎ形ウエハを用い、素
子製作後の全体の厚みは１８０μｍである。ｐベース領
域４、５はボロンのインプラと熱拡散で形成した。その
条件は、ドーズ量が１．０×１０14ｃｍ-2で、拡散温
度、時間はそれぞれ１１５０℃、５時間である。また、
ゲート酸化膜８の膜厚は０．１μｍである。またｐコレ
クタ領域１もボロンのイオン注入と熱拡散で形成した。
そのときのポロンドーズ量は３．０×１０12ｃｍ-2であ
る。また、本発明素子はターンオフ時間の短縮化のため
のライフタイム制御は特には行っていない。
【００３８】図８は、この発明の第２実施例の半導体装
置の要部断面斜視図である。図８は、図１に対して、ｐ
コレクタ領域１とｎベース領域３の間にｎバッファ領域
２を設けた点である。このｎバッファ領域２の不純物濃
度はｎベース領域３の不純物濃度より高くする。このｎ
バッファ領域２は、リンをイオン注入し、その後、熱拡
散して形成される。この実施例では、リンのドーズ量は
１．０×１０13ｃｍ-2で、拡散温度、拡散時間は１１５
０℃、４時間である。また、ｐコレクタ領域のボロンの
イオンドース量は１．０×１０14ｃｍ-2とし、拡散温
度、拡散時間はそれぞれ１１５０℃、２時間である。こ
の実施例の素子はプロトン照射によるライフタイム制御
をしている。また、素子耐圧は３３００Ｖであり、ｎベ
ース領域３の比抵抗を２５０Ω・ｃｍで、ベース幅は４
００μｍである。
【００３９】図９、図１０は、飽和電圧に対するターン
オフ時間およびターンオフ損失のトレードオフをそれぞ
れ示す図である。本発明素子（本発明実施例２）は他の
従来素子と比べてトレードオフが優れている。
【００４０】図１１は、この発明の第３実施例の半導体
装置の要部断面斜視図である。この実施例はエピタキシ
ャルウエハを用いて、素子耐圧が６００Ｖの中耐圧素子
の例である。素子構造としては、図８と類似している
が、エピタキシャルウエハを使用するために、ｐコレク
タ領域１の厚さが極めて厚くなっており、また不純物濃
度も高くなっている点が異なる。このｐコレクタ領域１
は、支持基板の役目も兼ねている。このエピタキシャル
ウエハのｐ基板であるｐコレクタ領域１の比抵抗は０．
００２Ω・ｃｍで、その厚さは３５０μｍである。この
ｐコレクタ領域１の上に、比抵抗が０．１Ω・ｃｍで厚
さ１０μｍのｎバッファ領域２を成長させ、そのｎバッ
ファ領域２の上に比抵抗が４０Ω・ｃｍで、厚さが６０
μｍのｎベース領域３を成長させてエピタキシャルウエ
ハが製作される。このあとに形成される、第１のｐベー
ス領域４、第２のｐベース領域４、ｎエミッタ領域６、
ゲート電極部、エミッタ電極１２およびコレクタ電極１
３の形成方法は図１の場合と同じである。
【００４１】図１２、図１３は、飽和電圧に対するター
ンオフ時間およびターンオフ損失のトレードオフをそれ
ぞれ示す図である。本発明素子（本発明実施例３）は他
の従来素子と比べてトレードオフが優れている。
【００４２】図１４は、この発明の第４実施例の半導体
装置の要部断面斜視図である。
【００４３】この実施例は、第１のｐベース領域５４と
ｎエミッタ領域５６が表面から見た場合、Ｚ軸方向に交
互に形成されている点が図１と異なる。この第１のｐベ
ース領域５４表面とｎエミッタ領域５６表面にエミッタ
電極１２を形成する。このように表面でのｎエミッタ領
域５６の面積を広くすることで、微細化が進んだ場合で
も、確実にｎエミッタ領域５６とエミッタ電極１２を接
触させることができる。その他の効果は実施例１と同じ
である。また、第１のｐベース領域５４と第２のｐベー
ス領域５の表面層にｐ+ 領域を形成しても構わない。
【００４４】図１５は、この発明の第５実施例で、本発
明素子の駆動方法で、同図（ａ）は素子をオンさせる駆
動方法、同図（ｂ）は素子をオフさせる駆動方法を説明
する図である。本発明素子のゲート端子Ｇとエミッタ端
子Ｅとゲート駆動装置１５を接続する。エミッタ端子Ｅ
とコレクタ端子Ｃの間に順バイアス電圧を印加し、ゲー
ト駆動装置１５から、ゲート端子Ｇを正、エミッタ端子
Ｅを零（接地）の電圧を印加する。そうすると、前記し
たように、第１のｐベース領域４にｎチャネルが形成さ
れて、素子はオンする。
【００４５】つぎに、このオンした素子をオフさせるた
めに、ゲート駆動装置１５からゲート端子Ｇに負、エミ
ッタ端子Ｅに零の電圧を印加し、前記のように、ｎベー
ス領域３にｐチャネルを形成して、第２のｐベース領域
近傍のキャリアを引き抜き素子をオフさせる。
【００４６】このように、ゲート駆動回路１５からゲー
ト端子Ｇに正、または負の電圧を印加することで、チャ
ネルの導電形を変えて、素子をオン、オフさせる。この
チャネルの導電形を変化させて、素子をオン・オフ制御
する点が、本発明の駆動方法のポイントとなる。尚、駆
動される素子として図１の素子と同一である。
【００４７】
【発明の効果】この発明によれば、奥行き方向（Ｚ軸方
向）に第１のｐベース領域と第２のｐベース領域を交互
に離して形成し、第２のベース領域を電位的に浮かせる
ことで、飽和電圧とターンオフ特性のトレードオフを向
上させ、また、ターンオフストレージ時間の短いターン
オフ特性を達成できる。また、従来素子であるトレンチ
ＩＥＧＴのｐ+ 領域の働きを第１のｐベース領域にさせ
ることで、ｐ+ 領域が不要となり、有効面積が増大し、
オン抵抗の低減を図ることができる。また、トレンチＩ
ＥＧＴと同一のオン抵抗の場合には、トレンチＩＥＧＴ
よりチップサイズを小型化でき、また、低コスト化がで
きる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面
斜視図
【図２】図１の本発明素子とトレンチＩＥＧＴのターン
オフ波形の模式図
【図３】本発明素子と他の従来素子とのターンオフ時間
と飽和電圧のトレードオフを示す図。
【図４】本発明素子と他の従来素子とのターンオフ損失
と飽和電圧のトレードオフを示す図
【図５】プレーナＩＧＢＴの要部断面斜視図
【図６】トレンチＩＧＢＴの要部断面斜視図
【図７】従来素子であるトレンチＩＥＧＴの要部断面斜
視図
【図８】この発明の第２実施例の半導体装置の要部断面
斜視図
【図９】本発明素子と他の従来素子とのターンオフ時間
と飽和電圧のトレードオフを示す図
【図１０】本発明素子と他の従来素子とのターンオフ損
失と飽和電圧のトレードオフを示す図
【図１１】この発明の第３実施例の半導体装置の要部断
面斜視図
【図１２】本発明素子と他の従来素子とのターンオフ時
間と飽和電圧のトレードオフを示す図
【図１３】本発明素子と他の従来素子とのターンオフ損
失と飽和電圧のトレードオフを示す図
【図１４】この発明の第４実施例の半導体装置の要部断
面斜視図
【図１５】この発明の第５実施例で、本発明素子の駆動
方法で、（ａ）は素子をオンさせる駆動方法、（ｂ）は
素子をオフさせる駆動方法を説明する図
【符号の説明】
１ ｐコレクタ領域 ２ ｎバッファ領域 ３ ｎベース領域 ４ 第１のｐベース領域 ５ 第２のｐベース領域 ６ ｎエミッタ領域 ７ ゲート絶縁膜 ８ ゲート電極 １２ エミッタ電極 １３ コレクタ電極 １７ ｐチャネル領域 １８ ｐチャネル領域 ５４ 第１のｐベース領域 ５６ ｎエミッタ領域 ７１ ｐエミッタ領域 ７３ ｎベース領域 ７４ 第１のｐベース領域 ７５ 第２のｐベース領域 ７６ ｎソース領域 ７７ ゲート絶縁膜 ７８ ゲート電極 ８２ カソード電極 ８３ アノード電極 ８７ ｎベース領域 ８８ ｐ+ 領域 ８９ ｐチャネル ９０ ｐチャネル Ｃ コレクタ端子 Ｅ エミッタ端子 Ｇ ゲート端子 Ａ アノード端子 Ｋ カソード端子

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１導電形の第１ベース領域と、該第１ベ
    ース領域の表面層に選択的に細長に形成された溝にゲー
    ト絶縁膜を介して形成されるゲート電極と、前記第１ベ
    ース領域の表面層に選択的に前記溝より浅く且つ前記溝
    に接するように形成された第２導電形の第２ベース領域
    と、該第２ベース領域の表面層に選択的に前記溝に接す
    るように形成されたソース領域と、前記第１ベース領域
    の表面層に選択的に前記第２ベース領域とは離れて前記
    溝に接するように形成された第２導電形の第３ベース領
    域と、前記ソース領域と第２ベース領域に接して形成さ
    れる第１主電極と、第１ベース領域の裏面の表面層に形
    成されるコレクタ領域と、該コレクタ領域上に形成され
    る第２主電極とを具備する半導体装置において、前記第
    ２ベース領域と、前記第３ベース領域とが、前記溝の長
    手方向の少なくとも一方の側面に交互に形成されること
    を特徴とする半導体装置。
  2. 【請求項２】前記第２ベース領域と、前記第３ベース領
    域とが前記溝の長手方向の両側に形成されることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】前記第２ベース領域と、前記第３ベース領
    域とが前記溝を介して対向していることを特徴とする請
    求項２に記載の半導体装置。
  4. 【請求項４】前記第１ベース領域の裏面の表面層に該第
    １ベース領域より低い抵抗を有する第１導電形の第４ベ
    ース領域を介して前記コレクタ領域が形成されることを
    特徴とする請求項１ないし３のいずれかに記載の半導体
    装置。
  5. 【請求項５】請求項１ないし４のいずれかに記載の半導
    体装置を駆動する方法で、前記第２ベース領域と前記第
    ３領域間に形成されるチャネルの導電形がオン時とオフ
    時では異なるように駆動することを特徴とする半導体装
    置の駆動方法。
  6. 【請求項６】前記オン時に第２ベース領域に第１導電形
    チャネルを形成し、前記オフ時に第１ベース領域に第２
    導電形チャネルを形成するように駆動することを特徴と
    する請求項５に記載の半導体装置の駆動方法。
  7. 【請求項７】前記オン時と前記オフ時で、前記ゲート電
    極と前記第１主電極の間に印加される電圧の極性を逆転
    させて駆動することを特徴とする請求項５または６のい
    ずれかに記載の半導体装置の駆動方法。
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