JP2007019558A - 電力用半導体装置 - Google Patents
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Abstract
【解決手段】電力用半導体装置は、第2導電型のコレクタ層33から離間した位置で第1導電型の第1ベース層31内に配設されたトレンチ34を含む。トレンチに接して第1ベース層上に第2導電型の第2ベース層37と第1導電型のエミッタ層38とが配設される。トレンチ内にゲート絶縁膜35を介してゲート電極36が配設される。第1ベース層と第2ベース層との間に、第1ベース層よりも不純物濃度が高い第1導電型のバリア層32が配設される。第2導電型のキャリアを第1ベース層から排出することができるように、第1ベース層上に第2導電型のダイバータ層39が配設される。装置のターンオフの際に導通状態とされ、ダイバータ層からエミッタ電極に第2導電型のキャリアを排出するように回路素子44が配設される。
【選択図】 図27
Description
第1導電型の第1ベース層と、
前記第1ベース層上に配設された第2導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第1ベース層内に形成されたトレンチと、
前記トレンチに接して前記第1ベース層上に配設された第2導電型の第2ベース層と、
前記第2ベース層上に配設された第1導電型のエミッタ層と、
前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第1ベース層と前記第2ベース層との間に配設された、前記第1ベース層よりも不純物濃度が高い第1導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させることと、
第2導電型のキャリアを前記第1ベース層から排出することができるように、前記第1ベース層上に配設された第2導電型のダイバータ層と、
前記装置のターンオフの際に導通状態とされ、前記ダイバータ層から前記エミッタ電極に第2導電型のキャリアを排出する回路素子と、
を具備することを特徴とする。
図1は、本発明の第1の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。図1図示の如く、高抵抗のn型ベース層1の一方側には、高不純物濃度のn型バッファ層2が配設され、更のその上に高不純物濃度のp型コレクタ層3が配設される。なお、n型バッファ層2なしでn型ベース層1上にp型コレクタ層3が直接接していてもよい。n型ベース層1の他方側には、n型ベース層1内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ4が形成される。
図5は、本発明の第2の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図6は図5のVI−VI線に沿った断面図である。本実施の形態においては、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。換言すれば、バッファ抵抗14が平面的に構成される。
図7は、本発明の第3の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図7のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。
図8は、本発明の第4の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図9は図8のIX−IX線に沿った断面図である。図8のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。
図10は、本発明の第5の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図11は図10のXI−XI線に沿った断面図である。図10のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が、p型バッファ層9及び低不純物濃度のp型接続層16Lの横方向抵抗を主に使用する。
図12は、本発明の第6の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図13は図12のXIII−XIII線に沿った断面図である。図12のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が、p型バッファ層9及びp型延長層19の横方向抵抗を主に使用する。
図14は、本発明の第7の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においては、バッファ抵抗14が、無限大の抵抗値を有する。また、ダミーセルDRには、p型ベース層7とp型バッファ層9とが同じ不純物濃度及び深さで形成される場合と比較して、ダミーセルのトレンチ間領域、特にp型バッファ層9内に流入して蓄積される正孔の量を減少させる抑制構造が付加される。この抑制構造は、IEGTのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、p型コレクタ層3からダミーセルのトレンチ間領域へ正孔が流入するのを抑制するために配設される。
図17は、本発明の第8の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRの間隔は、メインセルMRの間隔よりも狭くなるように設定される。
図18は、本発明の第9の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRのトレンチの深さが、メインセルMRのトレンチの深さよりも大きくなるように設定される。
図19は、本発明の第10の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRのトレンチの底部に接して、n型ベース層1内にp型張出し層が配設される。
図20は、本発明の第11の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図21は図20のXXI −XXI 線に沿った断面図である。図20のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が無限大の抵抗値を有する。また、チャネル幅方向におけるゲート電極6の終端を越えた位置に、p型ベース層7とp型バッファ層9とを選択的に接続するスイッチ素子が形成される。このスイッチ素子は、IEGTのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、p型バッファ層9からp型ベース層7へ正孔を排出するために配設される。
図22は、本発明の第12の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図23は図22のXXIII −XXIII 線に沿った断面図である。図22のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が無限大の抵抗値を有する。また、p型ベース層7とp型バッファ層9とを選択的に接続するスイッチ素子が、プレーナ型のゲート電極を有するp型チャネルMOSFETからなる。
図24は、本発明の第13の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態は、第1乃至第12の実施の形態の変更例に関するもので、図24は図6図示の断面に対応する断面を示す。
図27は、本発明の第14の実施の形態に係る電力用半導体装置を示す断面図である。図27図示の如く、高抵抗のn型ベース層31の一方側には、高不純物濃度のp型コレクタ層33が配設される。なお、n型ベース層31とp型コレクタ層33との間に高不純物濃度のn型バッファ層を配設することもできる。n型ベース層31の他方側には、n型ベース層31内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ34が形成される。
図29は、本発明の第15の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44がその一例であるダイオード45からなる。
図30は、本発明の第16の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44として機能するダイオード45が、基板の表面上に絶縁膜を介して配設される。
図31は、本発明の第17の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44として機能するダイオード45が、基板の表面上に直接配設される。
図32は、本発明の第18の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、ダイバータ電極43とエミッタ電極42とが、これ等を選択的に接続するp型チャネルMOSFET50を介して接続される。p型チャネルMOSFET50は、ゲート電極36に電気的に接続された駆動電極により駆動される。
図33は、本発明の第19の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図32図示のp型チャネルMOSFET50として機能するMOSFET51が基板のバルク内に形成される。
図34は、本発明の第20の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図32図示のp型チャネルMOSFET50として機能するMOSFET55が基板の表面上に形成される。
図35(a)〜(c)は、本発明の第21の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図27乃至図34図示の装置(第14乃至第20の実施の形態)のいずれにも適用することができる。
図36(a)〜(d)は、本発明の第22の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図27乃至図34図示の装置(第14乃至第20の実施の形態)のいずれにも適用することができる。
図37は、本発明の第23の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態に係る装置は、図27図示の装置と同様、p型ダイバータ層39をエミッタ電極42に電気的に接続する整流素子44を有する。しかし、本実施の形態においては、p型ダイバータ層39の存在する領域が広く形成される。
図38は、本発明の第24の実施の形態に係る電力用半導体装置を示す断面斜視図である。図39は、図38のXXXIX −XXXIX 線に沿った断面図である。本実施の形態に係る装置は、図32図示の装置と同様、p型ダイバータ層39をエミッタ電極42に選択的に接続するp型チャネルMOSFET70を有する。しかし、本実施の形態においては、p型ベース層37とp型ダイバータ層39とは、チャネル幅方向でトレンチ34に沿って同じ側に並べて配置される。
図41(a)、(b)は、本発明の第25の実施の形態に係る電力用半導体装置及びその変更例を示す断面斜視図である。本実施の形態は、n型エミッタ層38の構造に関する。図41(a)、(b)図示のn型エミッタ層38の構造は、図27乃至図37図示の装置(第14乃至第23の実施の形態)のいずれにも適用することができる。
図42は、本発明の第26の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、横型の電力用半導体装置の一例として、図27図示の装置と等価の機能を有する装置を示す。
Claims (6)
- 第1導電型の第1ベース層と、
前記第1ベース層上に配設された第2導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第1ベース層内に形成されたトレンチと、
前記トレンチに接して前記第1ベース層上に配設された第2導電型の第2ベース層と、
前記第2ベース層上に配設された第1導電型のエミッタ層と、
前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第1ベース層と前記第2ベース層との間に配設された、前記第1ベース層よりも不純物濃度が高い第1導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させることと、
第2導電型のキャリアを前記第1ベース層から排出することができるように、前記第1ベース層上に配設された第2導電型のダイバータ層と、
前記装置のターンオフの際に導通状態とされ、前記ダイバータ層から前記エミッタ電極に第2導電型のキャリアを排出する回路素子と、
を具備することを特徴とする電力用半導体装置。 - 前記回路素子は、前記エミッタ電極に電気的に接続された第1導電型部分と、前記ダイバータ層に電気的に接続された第2導電型部分と、を有する整流素子を具備し、前記整流素子はダイオードを具備し、前記装置のターンオフの際に、前記ダイバータ層の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第2導電型のキャリアを排出することを特徴とする請求項1に記載の電力用半導体装置。
- 前記回路素子は、前記ゲート電極に電気的に接続された駆動電極により駆動され、前記ダイバータ層と前記エミッタ電極とを選択的に接続する第2導電型チャネルMOSFETを具備し、前記第2導電型チャネルMOSFETは、前記装置のターンオフの際に、前記駆動電極の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第2導電型のキャリアを排出することを特徴とする請求項1に記載の電力用半導体装置。
- 前記第2導電型チャネルMOSFETは、前記トレンチに接して前記ダイバータ層上に配設された第1導電型の介在層と、前記介在層上に配設された第2導電型の対向層とを具備することと、前記第2導電型チャネルMOSFETは、前記介在層をチャネル領域として使用し、前記対向層及び前記ダイバータ層の一部を一対のソース/ドレインとして使用し、前記ゲート絶縁膜を介して前記介在層に対向する前記ゲート電極の部分を前記駆動電極として使用することと、を特徴とする請求項3に記載の電力用半導体装置。
- 前記駆動電極は、前記ダイバータ層、前記トレンチ、前記エミッタ層、或いは前記第2ベース層上に絶縁膜を介して配設され、前記第2導電型チャネルMOSFETの一対のソース/ドレイン及びチャネル領域は、前記駆動電極上に絶縁膜を介して配設された半導体層内に形成されることを特徴とする請求項3に記載の電力用半導体装置。
- 前記第2ベース層と前記ダイバータ層とは、チャネル幅方向で前記トレンチに沿って同じ側に並べて配置されることを特徴とする請求項1乃至5のいずれかに記載の電力用半導体装置。
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