JP2023157838A - 半導体装置 - Google Patents

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Abstract

【課題】IGBTのセルフターンオン現象の抑制。【解決手段】半導体基板に第１と第２のアクティブセル領域と、第１と第２のアクティブセル領域間のインアクティブセル領域とを有し、第１と第２のアクティブセル領域のそれぞれは、トレンチゲートと、第１のトレンチエミッタと、トレンチゲートと第１のトレンチエミッタとの間に形成される第１導電型の第１のホールバリア層と、第１のホールバリア層の上部に形成された第２導電型のベース層と、ベース層の上部に形成された第１導電型のエミッタ層と、第１のホールバリア層の上部に形成された第２導電型のラッチアップ防止層と、を備え、インアクティブセル領域は、第１のアクティブセル領域のトレンチゲートに隣接して形成される第２のトレンチエミッタと、トレンチゲートと第２のトレンチエミッタとの間に形成される第２導電型のフローティング層と、を備える半導体装置。【選択図】図２

Description

本発明は半導体装置に関し、特にIGBT（Insulated Gate Bipolar Transistor）を備えた半導体装置に関する。
オン抵抗の低いIGBT、すなわち、順方向飽和電圧Vce（Vsat）の低いIGBTとしてトレンチゲート型IGBTが広く使用されている。また、トレンチゲート型IGBTのオン状態での導通抵抗とオン電圧を低減する目的で、IE（Injection Enhancement）効果を利用したIE型IGBTが開発されている。IE型IGBTでは、アクティブセルとインアクティブセル（フローティング層が形成される）が交互に配置されている。フローティング層を設けることで、IGBTがオン状態のときに、正孔がエミッタ電極から排出されにくくなり、ドリフト層に蓄積されるキャリア（正孔）の濃度を高めることができる。
特許文献１には、IE型IGBTとしてGE-S型IGBTに関する技術が開示されている。GE-S型IGBTは、GG型やEGE型のIGBTと比べ、狭ピッチ化によるIE効果の向上が可能である。また、GE-S型IGBTは、P型フローティング領域にトレンチゲート電極だけでなくトレンチエミッタ電極が接触している。P型ボディコンタクト領域（P型ラッチアップ防止領域）、N型ホールバリア領域およびP型フローティング領域により、寄生Pch型MOSFETが形成されるため、ターンオン時に蓄積したキャリアを寄生Pch型MOSFETにより排出することができる。従って、GE-S型IGBTは、IE効果向上とターンオフ損失抑制の両立が可能である。また、寄生Pch型MOSFETによるキャリア排出により、P型フローティング領域の電位変動が抑制されるため、P型フローティング領域に起因するゲート電位の変動を抑制することが可能となる。
特許文献１には、更に、トレンチゲート電極とP型フローティング領域との間に、トレンチエミッタ電極を設けることが記載されている（図４２）。トレンチゲート電極がP型フローティング領域から離れることにより、P型フローティング領域に起因するゲート電位の変動を更に抑制することが可能となる。
特開２０１９－２９４３４号公報
IGBTの課題の１つとして、セルフターンオン現象が知られている。図１１を用いてIGBTのセルフターンオン現象について説明する。図１１は、ハイサイドのIGBT１とローサイドのIGBT２で負荷に対して電力供給を行うシステムの回路図である。IGBT１とIGBT２は、ゲートドライバにより制御される（図１１では、IGBT１側のゲートドライバは省略）。基本的な動作として、IGBT１がオンの期間はIGBT２はオフであり、IGBT２がオンの期間はIGBT１はオフとなる。
IGBTは、構造上、ゲート－コレクタ間、ゲート－エミッタ間に寄生容量CGC、CGEが形成される。図１１で示される通り、IGBT１がオンになると、VCEが上昇し、寄生容量CGC、CGEを介して電流i1、i2が流れる。従って、VCEが上昇すると、VGEも上昇する。VGEが閾値を超えると、IGBT２がオンしてしまう。これがセルフターンオン現象である。
特許文献１には、ゲート電位の変動を抑制する技術については記載があるが、セルフターンオフや寄生容量に対する改善策については開示されていない。
IGBTのIE効果等を落とさずに、セルフターンオンの課題を解決する技術が求められる。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、第１面と当該第１面と反対側の第２面を有する半導体基板と、半導体基板に形成される第１導電型のドリフト層と、を備え、半導体基板は第１と第２のアクティブセル領域と、第１と第２のアクティブセル領域間のインアクティブセル領域と、を有し、第１と第２のアクティブセル領域のそれぞれは、第１面側に形成されるトレンチゲートと、第１面側にトレンチゲートに隣接して形成される第１のトレンチエミッタと、ドリフト層の上部に形成され、かつトレンチゲートと第１のトレンチエミッタとの間に形成される第１導電型の第１のホールバリア層と、第１のホールバリア層の上部に形成され、かつトレンチゲートに接触する第１導電型と反対の第２導電型のベース層と、ベース層の上部に形成され、かつトレンチゲートに接触する第１導電型のエミッタ層と、第１のホールバリア層の上部に形成され、かつ第１のトレンチエミッタに接触する第２導電型のラッチアップ防止層と、を備え、インアクティブセル領域は、第１面側に第１のアクティブセル領域のトレンチゲートに隣接して形成される第２のトレンチエミッタと、第１のアクティブセル領域のトレンチゲートと第２のトレンチエミッタとの間に形成される第２導電型の第１のフローティング層と、を備える。
一実施の形態に係る半導体装置では、IGBTのセルフターンオン現象を抑制することが可能となる。
図１は実施の形態１の半導体装置の平面図である。 図２は実施の形態１の半導体装置の平面図である。 図３は実施の形態１の半導体装置の断面図である。 図４は実施の形態１の半導体装置の立体図である。 図５は実施の形態１の半導体装置を説明するための図である。 図６は実施の形態１の半導体装置を説明するための図である。 図７は実施の形態１の半導体装置を説明するための図である。 図８は実施の形態２の半導体装置の平面図である。 図９は実施の形態３の半導体装置の平面図である。 図１０は実施の形態３の半導体装置の断面図である。 図１１はIGBTのセルフターンオン現象を説明するための図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
［実施の形態１］
（半導体装置の構成）
図１は、実施の形態１の半導体装置（IGBTチップ）１００の平面図である。図１では、理解を簡単にするために絶縁膜を透過にした状態としている。図１で示される通り、半導体装置１００の表面の大部分はエミッタ電極１で覆われている。ゲート電極２は、エミッタ電極１を囲うように形成されている。また、半導体装置１００の裏面にはコレクタ電極３が形成されている。エミッタ電極１にはエミッタ電位が供給され、ゲート電極２にはゲート電位が供給される。
図２は、図１の領域４を拡大した平面図である。図３は、図２のA-A’線に沿った断面図である。実施の形態１のIGBTは、IE型のIGBTの一種であるGE-S型（GE型のシュリンク構造）である。図３で示される通り、半導体装置１００は、半導体基板に、エミッタ電極１、コレクタ電極３、p+型のコレクタ層９、n+型のフィールドストップ層１０、n-型のドリフト層１１が形成される。
図２で示される通り、半導体基板にはアクティブセル領域ＡＣとインアクティブセル領域ＩＡＣが交互に形成される。
半導体基板には、更に、ゲート電位が供給されるトレンチゲート（ゲート電位トレンチとも呼ぶ）５、エミッタ電位が供給されるトレンチエミッタ（エミッタ電位トレンチとも呼ぶ）６が形成される。図１で示される通り、トレンチゲート５はY軸に沿って延伸する形状である。トレンチエミッタ６は、平面視で四角形状であり、各辺を６－１、６－２、６－３、６－４とする。トレンチゲート５と、トレンチゲート５と向かい合うトレンチエミッタ６－１との間には、n+型のホールバリア層１２が形成される。トレンチゲート５とトレンチエミッタ６－１で囲まれる部分がIGBTの動作領域、すなわちアクティブセル領域ＡＣである。
アクティブセル領域ＡＣでは、トレンチエミッタ６－１は、コンタクトホールを介してエミッタ電極１に接続される。エミッタ電極１は、コンタクトホールとボディコンタクト（p+型のラッチアップ防止層１５の上部部分）を介してp+型のラッチアップ防止層１５に接続される。トレンチゲート５に接触するように、n+型のエミッタ層１３とp+型のベース層１４が形成される。
インアクティブセル領域ＩＡＣには、p+型のフローティング層７が形成される。インアクティブセル領域ＩＡＣには、トレンチエミッタ６－２、６－３、６－４が形成される。p+型のフローティング層７は、トレンチゲート５、トレンチエミッタ６－１、６－３、６－４それぞれの下部の一部にまで広がっている。トレンチエミッタ６－２は、p+型のフローティング層７の途中の深さまで形成される。トレンチエミッタ６－３と６－４との間には、n+型のホールバリア層１２が形成される。なお、図２の８はボディコンタクト、図３の１６はゲート絶縁膜、図３の１７は層間絶縁膜である。
次に、実施の形態１の特徴であるトレンチエミッタ６について説明する。上述した通り、実施の形態１では、トレンチエミッタ６は平面視で四角形状をしている。トレンチエミッタ６を４つのパーツ（６－１、６－２、６－３、６－４）で考えると、次のように分解できる。１つ目は、トレンチゲート５とトレンチエミッタ６－１。２つ目は、トレンチゲート５とトレンチエミッタ６－２。３つ目は、トレンチエミッタ６－３、６－４とp+型のフローティング層７。１つ目は従来のGE-S型IGBTに相当するものである。その動作も従来のGE-S型IGBTと同様である。２つ目は寄生容量とゲート容量に影響する部分である。３つ目は寄生Pch型MOSFETに影響する部分である。
まず、２つ目の寄生容量への影響について説明する。図４はトレンチゲート５とトレンチエミッタ６の周辺を拡大した立体図である。図４の「a」は従来のIGBTの構造、「b」は実施の形態１のIGBTの構造である。従来と実施の形態１との違いは、トレンチエミッタ６－２である。図４の「b」で示される通り、実施の形態１では、トレンチゲート５、トレンチエミッタ６－２、およびp層（フローティング層７）により、寄生容量CGEに寄与する寄生容量が形成される。また、トレンチゲート５、p層（フローティング層７）、n層（ドリフト層１１）、およびコレクタ電極３（不図示）により、寄生容量CGCに寄与する寄生容量が形成される。なお、以下では、寄生容量CGEに寄与する寄生容量も、寄生容量CGCに寄与する寄生容量も、それぞれ寄生容量CGE、CGCとして扱う。
ここで再び図１１を用いて寄生容量について説明する。電流i1が流れたとき、VGEは次式で表される。
VGE＝CGC・VCE／（CGE＋CGC）
また、電流i2が流れたとき、VGEは次式で表される。
VGE＝Rg・CGC・（dVCE/dt）
セルフターンオン現象は、上述した通り、VGEが上昇する（閾値を超える）と発生する。従って、セルフターンオン現象を抑制するにはVGEの上昇を抑えればよい。VGEの上昇を抑えるには、上式より、CGE/CGCを大きくし、CGCを小さくする、すなわち、CGEを大きくし、CGCを小さくすればよい。
再び図４に戻って説明する。図４の「a」および「b」を見れば明らかなように、実施の形態１では、CGEを形成するトレンチゲート５とトレンチエミッタ６－２の距離が近い。また、CGCを形成するためのp層（フローティング層７）部分が狭い。従って、従来と比べ、CGEは大きくなり、CGCは小さくなる。トレンチゲート５とトレンチエミッタ６－２間の距離と寄生容量CGE、CGCとの関係について図５を用いて更に説明する。図５は、トレンチゲート５とトレンチエミッタ６－２間の距離Lを変えて、寄生容量をTCAD（Technology CAD）でシミュレーションした結果である（シミュレーション条件：ゲート電圧0V、スイッチング周波数1MHz）。図４の「c」～「f」で示される通り、４通りの距離Lでシミュレーションしている。シミュレーションの結果、図５で示される通り、距離Lが最も短い「f」では、最もCGEが大きく、最もCGが小さくなっていることがわかる。よって、トレンチゲート５とトレンチエミッタ６－２の距離は、例えば、1～2μｍ以下が望ましい。少なくとも、トレンチゲート５とトレンチエミッタ６－２間の距離は、トレンチエミッタ６－１と６－２間の距離よりも短いほうが望ましい。
以上のように、実施の形態１では、トレンチエミッタ６－２による寄生容量の改善により、セルフターンオン現象を抑制することが可能となる。なお、従来技術でも、例えば、図４のaで、p層（フローティング層７）の幅を狭くし、トレンチゲートとトレンチエミッタ間の距離を短くすることで同様の効果を得ることは可能かもしれない。しかしながら、フローティング層の幅を狭くすると、IE効果が低下してしまう。一方、実施の形態１では、IE効果を落とさずにセルフターンオン現象を抑制することが可能である。
また、特許文献１には、トレンチゲートの近傍にトレンチエミッタを形成することが記載されている（図４２、図４５、図５４、図５７、図５９）。しかしながら、特許文献１と実施の形態１とでは、構成、目的、効果がまったく異なる。特許文献１では、トレンチゲートとトレンチエミッタとの間にはn+型層（ホールバリア層）が形成されている。実施の形態１では、トレンチゲート５とトレンチエミッタ６－２との間にはp+型のフローティング層７が形成されている。この違いは、寄生容量CGEとCGCに影響する。上述した通り、実施の形態１では、トレンチゲート５、p+層（フローティング層７）、n-層（ドリフト層１１）、およびコレクタ電極３により、寄生容量CGEとCGCが形成される。特許文献１の場合は、トレンチゲート、n+層（ホールバリア層）、n-層（ドリフト層）、およびコレクタ電極により、寄生容量CGCのみが形成される。このとき、実施の形態１の寄生容量CGEの方が大きくなり、実施の形態１の寄生容量CGCの方が小さくなる。なぜなら、実施の形態１では、p+層（フローティング層７）とn-層（ドリフト層１１）によりpn接合が形成されるためである。pn接合では空乏層が形成されるが、p+層とn-層の接合の場合はp層側の濃度の方が高いためp層側への空乏化は進まない。このとき、寄生容量CGEが形成され、pn接合容量を介して寄生容量CGCが形成される。pn接合部分は領域が小さいため寄生容量CGCは小さくなる。一方、特許文献１の構造では、p+層がないため寄生容量CGEが形成されない。従って、特許文献１の構造では実施の形態１よりも寄生容量CGEを大きくし、かつ、寄生容量CGCを小さくすることは困難である。
次に、２のゲート容量への影響について説明する。一般に、MOS構造ではゲートにかかる電圧によってゲート容量が変化することが知られている。図６を用いて説明する。図６の左のグラフは、ゲート電圧とゲート容量の関係を示したグラフである。ゲートに負電圧がかかると、p+型のベース層１４の多数キャリアであるホールがゲート酸化膜とベース層の境界に引き寄せられる。この状態は、ゲート酸化膜がコンデンサを構成しており、ゲート容量はゲート酸化膜の容量となる（グラフのg領域）。ゲート電圧が0V近傍から正電圧になると、ホールはゲート酸化膜とベース層の境界から遠ざかり、ゲート酸化膜とベース層の境界には空乏層が形成される。この状態は、ゲート酸化膜のコンデンサと空乏層のコンデンサが直列になっており、ゲート容量はゲート酸化膜の容量よりも低下する（グラフのh領域）。ゲートに更に大きな正電圧がかかると、ゲート酸化膜とベース層の境界には少数キャリアの電子が引き寄せられ反転層が形成される。この状態は、ゲート酸化膜がコンデンサを構成しており、ゲート容量はゲート酸化膜の容量となる（グラフのi領域）。従って、従来技術では、ゲート電圧とゲート容量の関係は図６の破線で示すようなグラフとなる。
一方、実施の形態１では、トレンチゲート５の近傍にトレンチエミッタ６－２が形成されている。上述したトレンチエミッタ６－２の影響により、ゲート電圧に対するゲート容量の変化を小さくすることができる。図６の実線で示すグラフは、実施の形態１の構造でTCADによりシミュレーションした結果である。グラフで示される通り、従来技術と比べて、ゲート電圧に対するゲート容量の変化が小さくなっていることがわかる。ゲート電圧に対するゲート容量変化が小さいということは、ゲート電圧に対する応答速度が上がることを意味する。従って、実施の形態１は、従来よりもスイッチング損失（ターンオン損失、ターンオフ損失）を抑制することが可能となる。
図６の右図は、トレンチエミッタ６－２による、別の観点での効果を説明するための図であり、トレンチゲート５近辺の電位をTCADでシミュレーションしたものである。aは従来技術、fは実施の形態１のシミュレーション結果である。「a」と「f」とを比較すると、「f」の方がトレンチゲート５とトレンチエミッタ６－２との間の等電位線密度が上昇している（電位差が生じている）。「f」は、この電位差により電荷応答速度を上げることが可能となる。また、トレンチエミッタ６－２により、トレンチゲート５のボトム部分の電界が緩和される。電界緩和は、IGBTで問題となるダイナミックアバランシェ発生を抑制し、ホットキャリアによる影響を抑えることにつながる。
次に、３つ目の寄生Pch型MOSFETについて説明する。従来のGE-S型IGBTでは、トレンチゲートとトレンチエミッタはY軸方向に平行に形成されている。図２で言えば、トレンチエミッタ６－１に相当するトレンチエミッタがあり、トレンチエミッタ６－２、６－３、６－４はない。この場合、寄生Pch型MOSFETは、トレンチエミッタ６－１の周囲に形成される。具体的には、トレンチエミッタ６－１に接触するp+型のボディコンタクト（p+型のラッチアップ防止層１５）、n+型のホールバリア層１２およびp+型のフローティング層７で寄生Pch型MOSFETが形成される。一方、実施の形態１では、トレンチエミッタ６－３と６－４との間にもn+型のホールバリア層１２が形成されるため、トレンチエミッタ６－１だけでなく、トレンチエミッタ６－３と６－４の周囲にも寄生Pch型MOSFETが形成される。具体的には、トレンチエミッタ６－１に接触するp+型のボディコンタクト（p+型のラッチアップ防止層１５）、トレンチエミッタ６－３と６－４との間のn+型のホールバリア層１２およびトレンチエミッタ６－３または６－４に接触しているp+型のフローティング層７で寄生Pch型MOSFETが形成される。従って、実施の形態１は、従来のGE-S型IGBTよりも、寄生Pch型MOSFETが形成される領域が広くなり、ターンオフの高速化が可能となる。
図７は、図４のfの構造に対して、ターンオンとターンオフ時の特性をTCADでシミュレーションした結果である。従来と比べ、両特性とも高速化されていることがわかる。
（効果）
以上のように、実施の形態１の半導体装置１００では、アクティブセル領域ＡＣにトレンチゲート５とトレンチエミッタ６（６－１）が形成され、更に、インアクティブセル領域ＩＡＣでトレンチゲート５の近傍にトレンチエミッタ６（６－２）を形成する。トレンチゲート５とトレンチエミッタ６－２との間には、p+型のフローティング層７を形成する。これにより、セルフターンオン現象の抑制、ゲート電圧に対する応答速度の向上、ターンオフの高速化、およびトレンチゲート５のボトム部分の電界緩和が可能となる。
［実施の形態２］
（半導体装置の構成）
図８は、実施の形態２の半導体装置の平面図である。図８は、図２と同様に、図１の領域４を拡大した平面図である。実施の形態２は、実施の形態１と同様に、トレンチエミッタ６は四角形状のトレンチエミッタ６－１～６－４を有する。ただし、Y軸方向で隣り合ったトレンチエミッタ６－１は接続され、連続した形状である。実施の形態１（図２）との違いは、トレンチエミッタ６－３と６－４との間には、n+型のホールバリア層１２が形成されていないことである。トレンチエミッタ６－３と６－４との間は、p+型のフローティング層７が形成される。
トレンチエミッタ６－３と６－４との間には、n+型のホールバリア層１２が形成されていないため、実施の形態１で説明した寄生Pch型MOSFETは、トレンチエミッタ６－３と６－４の周囲には形成されない。トレンチエミッタ６－１の周囲には寄生Pch型MOSFETは形成される。
実施の形態２では、実施の形態１と比べて寄生Pch型MOSFETが形成される領域が狭くなるため、ターンオフの高速化が不要なアプリケーションに好適である。この場合でも、実施の形態１で説明したセルフターンオン現象の抑制、ゲート電圧に対する応答速度の向上、およびトレンチゲート５のボトム部分の電界緩和の効果を得ることは可能である。
（効果）
以上のように、実施の形態２の半導体装置では、実施の形態１と同様の効果を得ることができるが、特に、ターンオフの高速化が不要なアプリケーションに採用することでより効果を発揮することができる。
［実施の形態３］
（半導体装置の構成）
図９は、実施の形態３の半導体装置の平面図である。図９は、図２と同様に、図１の領域４を拡大した平面図である。実施の形態３は、実施の形態２と同様に、トレンチエミッタ６は四角形状のトレンチエミッタ６－１～６－４を有し、更に、トレンチエミッタ６－５を有する。トレンチエミッタ６－５は、トレンチエミッタ６－３と６－４を接続する様に、Y軸方向に延伸している。
図１０は、図９のB-B’線に沿った断面図である。実施の形態１と２との違いは、p+型のフローティング層７が、トレンチゲート５とトレンチエミッタ６－２との間にあるp+型のフローティング層７（第１のフローティング層）と、トレンチエミッタ６－２と６－５との間にあるp+型のフローティング層７（第２のフローティング層）と、トレンチエミッタ６－１と６－５との間にあるp+型のフローティング層７（第３のフローティング層）とに分割されていることである。なお、第２のフローティング層の下部にはn+型の拡散層（フローティング層）３０が形成されている。
第１乃至第３のフローティング層は、従来と同じく、キャリア蓄積効果を高め、IE効果を高める。従来との違いは、第１と第２のフローティング層には寄生Pch型MOSFETが形成されないことである。第３のフローティング層には従来と同じく寄生Pch型MOSFETが形成されるため、蓄積されたキャリアをエミッタ電極に排出するための経路が形成される。つまり、第３のフローティング層は、キャリアの蓄積と排出の両方の機能を持っている。一方、第１と第２のフローティング層は、キャリア排出経路が形成されないため、完全なフローティング状態を保つ。つまり、第１と第２のフローティング層は、キャリアの蓄積機能（IE効果）に特化したものであると言える。よって、実施の形態３は、キャリア排出によるターンオフの高速化よりも、IE効果アップによるVCE（Sat）の低減が要求されるアプリケーションに好適である。
なお、言うまでもなく、実施の形態３でも実施の形態１と同様の効果を得ることが可能である。
（効果）
以上のように、実施の形態３の半導体装置では、実施の形態１と同様の効果を得ることができるが、特に、ターンオフの高速化よりもIE効果アップが必要なアプリケーションに採用することでより効果を発揮することができる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
１００ 半導体装置（IGBTチップ）
１ エミッタ電極
２ ゲート電極
３ コレクタ電極
４ 領域
５ トレンチゲート
６、６－１、６－２、６－３、６－４、６－５ トレンチエミッタ
７ ｐ＋型のフローティング層
８ ボディコンタクト
９ ｐ＋型のコレクタ層
１０ ｎ＋型のフィールドストップ層
１１ ｎ－型のドリフト層
１２ ｎ＋型のホールバリア層
１３ ｎ＋型のエミッタ層
１４ ｐ＋型のベース層
１５ ｐ＋型のラッチアップ防止層
１６ ゲート酸化膜
１７ 層間絶縁膜
３０ ｎ＋型の拡散層（フローティング層）
ＡＣ アクティブセル領域
ＩＡＣ インアクティブセル領域

Claims (13)

  1. 第１面と当該第１面と反対側の第２面を有する半導体基板と、
    前記半導体基板に形成される第１導電型のドリフト層と、を備え、
    前記半導体基板は第１と第２のアクティブセル領域と、前記第１と第２のアクティブセル領域間のインアクティブセル領域と、を有し、
    前記第１と第２のアクティブセル領域のそれぞれは、
    前記第１面側に形成されるトレンチゲートと、
    前記第１面側に前記トレンチゲートに隣接して形成される第１のトレンチエミッタと、
    前記ドリフト層の上部に形成され、かつ前記トレンチゲートと前記第１のトレンチエミッタとの間に形成される前記第１導電型の第１のホールバリア層と、
    前記第１のホールバリア層の上部に形成され、かつ前記トレンチゲートに接触する前記第１導電型と反対の第２導電型のベース層と、
    前記ベース層の上部に形成され、かつ前記トレンチゲートに接触する前記第１導電型のエミッタ層と、
    前記第１のホールバリア層の上部に形成され、かつ前記第１のトレンチエミッタに接触する前記第２導電型のラッチアップ防止層と、を備え、
    前記インアクティブセル領域は、
    前記第１面側に前記第１のアクティブセル領域の前記トレンチゲートに隣接して形成される第２のトレンチエミッタと、
    前記第１のアクティブセル領域の前記トレンチゲートと前記第２のトレンチエミッタとの間に形成される前記第２導電型の第１のフローティング層と、を備える
    半導体装置。
  2. 前記第１のフローティング層は、更に前記第２のトレンチエミッタと前記第２のアクティブセル領域の前記第１のトレンチエミッタとの間にも形成される、
    請求項１に記載の半導体装置。
  3. 前記インアクティブセル領域は、前記第１面側に形成される第３と第４のトレンチエミッタを更に備え、
    前記トレンチゲートと前記第１と第２のトレンチエミッタとは平面視で第１の方向に延伸し、
    前記第３と第４のトレンチエミッタは平面視で前記第１の方向と直交する第２の方向に延伸し、
    前記第２のトレンチエミッタと前記第２のアクティブセル領域の前記第１のトレンチエミッタとは、平面視で四角形状となるように、前記第３と第４のトレンチエミッタと接続される、
    請求項２に記載の半導体装置。
  4. 前記第２のトレンチエミッタと前記第１のアクティブセル領域の前記トレンチゲートとの間隔は、前記第２のトレンチエミッタと前記第２のアクティブセル領域の前記第１のトレンチエミッタとの間隔よりも短い、
    請求項１に記載の半導体装置。
  5. 前記インアクティブセル領域は、平面視で前記第１の方向に隣接する第１と第２のインアクティブセル領域を有し、
    前記第１のインアクティブセル領域の前記第４のトレンチエミッタと前記第２のインアクティブセル領域の前記第３のトレンチエミッタとの間には、前記第１導電型の第２のホールバリア層が形成される、
    請求項３に記載の半導体装置。
  6. 前記第２のトレンチエミッタの前記第１面からの深さは、前記第１のフローティング層の前記第１面からの深さよりも浅い、
    請求項２に記載の半導体装置。
  7. 前記インアクティブセル領域は、平面視で前記第１の方向に隣接する第１と第２のインアクティブセル領域を有し、
    前記第１のインアクティブセル領域の前記第１のトレンチエミッタは、前記第１の方向に連続して延伸した形状となるように、前記第２のインアクティブセル領域の前記第１のトレンチエミッタと接続される、
    請求項３に記載の半導体装置。
  8. 前記インアクティブセル領域は、前記第１面側に形成され、かつ前記第１と第２のトレンチエミッタとの間に形成される第５のトレンチエミッタを更に備え、
    前記第５のトレンチエミッタは平面視で前記第１の方向に延伸し、前記第３と第４のトレンチエミッタに接続される、
    請求項３に記載の半導体装置。
  9. 前記インアクティブセル領域は、
    前記第２のトレンチエミッタと前記第５のトレンチエミッタとの間に形成される前記第２導電型の第２のフローティング層と、
    前記第１のトレンチエミッタと前記第５のトレンチエミッタとの間に形成される前記第２導電型の第３のフローティング層と、を更に備える、
    請求項８に記載の半導体装置。
  10. 前記第２のフローティング層の下部には前記第１導電型の第４のフローティング層が形成される、
    請求項９に記載の半導体装置。
  11. 前記ラッチアップ防止層と前記第１のホールバリア層と前記第１のフローティング層とで、寄生Ｐｃｈ型ＭＯＳＦＥＴが形成される、
    請求項２に記載の半導体装置。
  12. 前記ラッチアップ防止層と前記第１のホールバリア層と前記第１のフローティング層とで、寄生Ｐｃｈ型ＭＯＳＦＥＴが形成され、
    前記ラッチアップ防止層と前記第２のホールバリア層と前記第１のフローティング層とで、寄生Ｐｃｈ型ＭＯＳＦＥＴが形成される、
    請求項５に記載の半導体装置。
  13. 前記ラッチアップ防止層と前記第１のホールバリア層と前記第３のフローティング層とで、寄生Ｐｃｈ型ＭＯＳＦＥＴが形成される、
    請求項９に記載の半導体装置。
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