JP7119378B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコン（Ｓｉ）ウエハの表面に設けたトレンチにゲート電極を形成するトレンチゲート型ＩＧＢＴは、電子の反転層（チャネル）の密度（総チャネル長）を大きくすることができるので、オン電圧を低くすることができる。

従来、複数のトレンチゲートを有する半導体装置において、フローティングｐ型領域を有するトレンチゲート型ＩＧＢＴが知られている（例えば、特許文献１、２参照）。図２１は、従来のフローティングｐ型領域を有する半導体装置の構造を示す断面図である。図２１に示すように、ｎ^-型ドリフト層１を備えるシリコン基板の一方の表面層にｐ^-型層４が設けられ、他方の表面層にｎ⁺型バッファ層３が設けられ、ｎ⁺型バッファ層３の表面層にｐ⁺型コレクタ領域２が設けられている（以降は、ｐ^-型層４が設けられている側をシリコン基板のおもて面、ｐ⁺型コレクタ領域２が設けられている側をシリコン基板の裏面と定義する）。シリコン基板のおもて面側からは、ｐ^-型層４を深さ方向に貫通してｎ^-型ドリフト層１に達する複数のトレンチ６が設けられている。

ｐ^-型層４は、トレンチ６によって、ｐ^-型ベース領域１２と、ｐ^-型フローティング領域１３とに分割されている。ｐ^-型ベース領域１２とｐ^-型フローティング領域１３は、トレンチ６が並ぶ短手方向に例えば交互に繰り返し配置されており、短手方向と直交する長手方向にはトレンチ６と平行に直線状に延びている。ｐ^-型ベース領域１２の内部には、ｎ⁺エミッタ領域５が選択的に設けられている。さらに、ｐ^-型ベース領域１２の内部には、ｎ⁺エミッタ領域５に隣接して選択的にｐ⁺型ベース領域１１が設けられている。ｐ^-型ベース領域１２の、トレンチ６の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層が形成される。

エミッタ電極１０は、層間絶縁膜９に設けられたコンタクトホールを介してｐ⁺型ベース領域１１およびｎ⁺エミッタ領域５に導電接続されている。コレクタ電極１４は、シリコン基板の裏面側においてｐ⁺コレクタ層２に導電接続されている。ゲート電極８は、ゲート絶縁膜７を介して、トレンチ６の内部に設けられている。

このような構造では、ｐ^-型フローティング領域１３がエミッタ電極１０に接続されていないため、オン状態の時にｐ⁺コレクタ層２側からｎ^-型ドリフト層１に注入されたホールがエミッタ電極１０に排出されることを少なくできる。これによって、ｐ^-型フローティング領域１３にホール蓄積させ、ｎ^-型ドリフト層１のキャリア濃度分布をエミッタ側の多い状態とし、ターンオフ損失をそれほど増加させずにオン電圧を低くできる効果がある。

また、ＩＧＢＴのオン抵抗を低減するため、半導体領域２１３ｂに、ｎ＋エミッタ領域が形成されず、ｐボディ領域２０３ｂ内にｎ正孔バリア領域２１１が接合され、ゲート絶縁膜２０５とｎ正孔バリア領域２１１との間に、ｐ＋エミッタ領域２０３ｂを形成する技術がある（例えば、特許文献３参照）。また、ＩＧＢＴのオン抵抗を低減するため、ベース層１１のうちのフロート層１８には、半導体基板１０の一面１０ａを基準とした所定の深さのところに半導体基板１０の一面１０ａから離間したＮ型のホールストッパー層１９を形成する技術がある（例えば、特許文献４参照）。また、Ｎ⁺型エミッタ層９が配置されない隣り合うトレンチゲート間にフローティングｐ領域を配置しない技術がある（例えば、特許文献５参照）。また、トレンチＩＧＢＴにおいて、低いオン電圧を保ちつつ、スイッチング損失を低くし、ターンオン特性を改善し、かつ高い耐圧を得るため、Ｐ型ベース領域３を千鳥格子状に配置したＮ⁺エミッタ領域４を備え、トレンチゲート間にＰ型ベース領域を配置しない技術がある（例えば、特許文献６参照）。

特開平５－２４３５６１号公報 特開２００１－３０８３２７号公報 特開２００４－２２１３７０号公報 特開２０１４－１９７７０２号公報 特開２００７－３２９２７０号公報 特開２００６－２１０５４７号公報

エム・ヤマグチ（Ｍ．Ｙａｍａｇｕｃｈｉ）、外７名、ＩＥＧＴ デザイン クライテリオン フォア リデューシング ＥＭＩ ノイズ（ＩＥＧＴ Ｄｅｓｉｇｎ Ｃｒｉｔｅｒｉｏｎ ｆｏｒ Ｒｅｄｕｃｉｎｇ ＥＭＩ Ｎｏｉｓｅ）、プロシーディングス オブ ２００４ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、２００４年５月、ｐ．１１５－１１８ ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、外５名、デベロップメント オブ ザ ネクスト ジェネレーション １２００Ｖ トレンチ－ゲート ＦＳ－ＩＧＢＴ フィーチャリング ロウワー ＥＭＩ ノイズ アンド ロウワー スイッチング ロス（Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｔｈｅ ｎｅｘｔ ｇｅｎｅｒａｔｉｏｎ １２００Ｖ ｔｒｅｎｃｈ－ｇａｔｅ ＦＳ－ＩＧＢＴ ｆｅａｔｕｒｉｎｇ ｌｏｗｅｒ ＥＭＩ ｎｏｉｓｅ ａｎｄ ｌｏｗｅｒ ｓｗｉｔｃｈｉｎｇ ｌｏｓｓ）、プロシーディングス オブ ザ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、（済州島）、２００７年５月２７日－３０日、ｐ．１３－１６

ここで、従来のｐ^-型フローティング領域１３を用いた構造では、ゲート抵抗によるゲート電極８の充電速度の調整が難しく、これによりターンオフの速さの調整が難しいことが知られている（例えば、非特許文献１、２参照）。

ｐ^-型フローティング領域１３を用いない構造では、ゲート電極８はゲート抵抗を介して電流が流れることで充電されるので、ゲート抵抗を変えることでゲート電圧の増加速度ｄＶｇ／ｄｔを制御することができる。

しかしながら、ｐ^-型フローティング領域１３などチャネルを形成していないメサ部（隣り合うトレンチ６の領域）を用いた構造では、ホールがチャネルを形成していないメサ部に集まるので、周辺の電位が急激に増加し、この電位増加の速度ｄＶ／ｄｔによりゲート電極に対して変位電流が流れることでゲート電極８が充電されてしまう。このためゲート抵抗を大きくしてもゲート電流の充電速度を遅くすることが困難になる。

この発明は、上述した従来技術による問題点を解消するため、低いオン電圧でありながら、ゲート抵抗によるゲート電圧の充電速度の制御性がよい半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に第１導電型の第３半導体層が設けられる。前記第２半導体層の内部に前記第３半導体層に隣接して選択的に、前記第２半導体層に接続される第２導電型の第４半導体層が設けられる。前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記第１半導体層の前記一方の表面層に選択的に第１導電型の第５半導体層が設けられる。前記第１半導体層の他方の表面層に第２導電型の第６半導体層が設けられる。前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極が設けられる。前記第６半導体層と電気的に接続されたコレクタ電極が設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第５半導体層は、前記トレンチと離間して、前記第２半導体層が設けられていない前記トレンチ間に設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間に複数設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層が設けられていない前記トレンチ間の、前記第５半導体層によって挟まれた領域に、前記トレンチと離間して第２導電型の第７半導体層が設けられている。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に第１導電型の第３半導体層が設けられる。前記第２半導体層の内部に前記第３半導体層に隣接して選択的に、前記第２半導体層に接続される第２導電型の第４半導体層が設けられる。前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記第１半導体層の前記一方の表面層に選択的に第１導電型の第５半導体層が設けられる。前記第１半導体層の他方の表面層に第２導電型の第６半導体層が設けられる。前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、一方の表面が前記第５半導体層と接する第２導電型の第７半導体層が設けられる。前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極が設けられる。前記第６半導体層と電気的に接続されたコレクタ電極が設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間の、前記第１半導体層の前記一方の表面層全体に設けられる。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間に一つ設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、一方の表面が前記第５半導体層と接し、前記第５半導体層より幅の狭い第２導電型の第７半導体層が設けられている。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に第１導電型の第３半導体層が設けられる。前記第２半導体層の内部に前記第３半導体層に隣接して選択的に、前記第２半導体層に接続される第２導電型の第４半導体層が設けられる。前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記第１半導体層の前記一方の表面層に選択的に第１導電型の第５半導体層が設けられる。前記第１半導体層の他方の表面層に第２導電型の第６半導体層が設けられる。前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、前記第５半導体層によって挟まれた領域に第２導電型の第７半導体層が設けられる。前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極が設けられる。前記第６半導体層と電気的に接続されたコレクタ電極が設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第５半導体層は、前記トレンチと接続して、前記第２半導体層が設けられていない前記トレンチ間に複数設けられている。前記第７半導体層は、２μｍ以上４μｍ以下の距離、前記トレンチと離間している。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層は、２μｍ以上６μｍ以下の距離、前記トレンチと離間していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチと前記第７半導体層との距離は、前記トレンチと前記第５半導体層との距離より、１μｍ以上大きいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体層は、２μｍ以上４μｍ以下の距離、前記トレンチと離間していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層の幅は、２μｍ以上であることを特徴とする。

上述した発明によれば、チャネルの設けられないメサ部には、ｎ⁺型フローティング領域（第１導電型の第５半導体層）が設けられる。これにより、チャネルの設けられないメサ部のホール蓄積層の電位が高くなり、チャネルが形成される前から、電位が高い状態となる。このため、チャネルが形成された時、ホールが集まりにくくなり、電位増加の速度ｄＶ／ｄｔが小さくなり、ゲート電極が充電されてしまうことがなくなるため、ターンオンの制御性が改善する。

本発明にかかる半導体装置によれば、低いオン電圧でありながら、ゲート抵抗によるゲート電圧の充電速度の制御性がよいという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 実施の形態６にかかる半導体装置の構造を示す断面図である。 実施の形態７にかかる半導体装置の構造を示す断面図である。 実施の形態８にかかる半導体装置の構造を示す断面図である。 従来の半導体装置のターンオン波形のゲート抵抗依存性を示すグラフである。 実施の形態１にかかる半導体装置のターンオン波形のゲート抵抗依存性を示すグラフである。 実施の形態１にかかる半導体装置および従来の半導体装置のターンオンｄＩ／ｄｔのゲート抵抗依存性を示すグラフである。 実施の形態１にかかる半導体装置の距離ｄ１と、ｄＩ／ｄｔ、ＢＶｃｅｓとの関係を示すグラフである。 実施の形態１にかかる半導体装置のｎ⁺型フローティング領域ｗ１と、ｄＩ／ｄｔとの関係を示すグラフである。 実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ｄＩ／ｄｔとの関係を示すグラフである（その１）。 実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ＢＶｃｅｓとの関係を示すグラフである（その１）。 実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ｄＩ／ｄｔとの関係を示すグラフである（その２）。 実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ＢＶｃｅｓとの関係を示すグラフである（その２）。 実施の形態４にかかる半導体装置の距離ｄ２と、ｄＩ／ｄｔ、ＢＶｃｅｓとの関係を示すグラフである。 実施の形態８にかかる半導体装置の距離ｄ５と、ｄＩ／ｄｔとの関係を示すグラフである。 実施の形態８にかかる半導体装置の距離ｄ５と、ＢＶｃｅｓとの関係を示すグラフである。 従来のフローティングｐ型領域を有する半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
本発明にかかる半導体装置について、フローティングｐ型領域を有するＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示すＩＧＢＴは、ｎ^-型ドリフト領域１となるシリコンからなる半導体基体（シリコン基体：半導体チップ）のおもて面（ｐ⁺型ベース層１１側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＩＧＢＴである。

図１に示すように、実施の形態１にかかる半導体装置は、ｎ^-型ドリフト領域（第１導電型の第１半導体層）１の主面（おもて面）の表面層にｐ^-型ベース領域（第２導電型の第２半導体層）１２が選択的に設けられている。ｎ^-型ドリフト領域１の裏面側にｎ⁺型バッファ層３が設けられ、ｎ⁺型バッファ層３の表面にｐ⁺型コレクタ領域（第２導電型の第６半導体層）２が設けられている。

ｐ^-型ベース領域１２の内部には、ｐ⁺型ベース領域（第２導電型の第４半導体層）１１およびｎ⁺型エミッタ領域（第１導電型の第３半導体層）５が選択的に設けられる。ｎ⁺型エミッタ領域５はｐ⁺型ベース領域１１の外周に配置され、ｐ⁺型ベース領域１１がｎ⁺型エミッタ領域５より深くてもよい。ｎ⁺型エミッタ領域５に隣接した領域には、ｐ^-型ベース領域１２を深さ方向（コレクタ電極１４側）に貫通してｎ^-型ドリフト領域１に達するトレンチ６が設けられる。例えば、熱酸化膜であるゲート絶縁膜７を介してポリシリコンからなるゲート電極８がトレンチ６に埋め込まれる。

また、ゲート電極８上に、エミッタ電極１０と絶縁するための層間絶縁膜９が設けられる。層間絶縁膜９に設けられたコンタクトホールを介して、エミッタ電極１０が、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１およびｐ^-型ベース領域１２と電気的に接続される。エミッタ電極１０は接地されてもよく、負の電圧が印加されてもよい。半導体装置の裏側には、コレクタ電極１４が設けられる。コレクタ電極１４には正の電圧が印加される。

ｎ^-型ドリフト領域のおもて面側には複数のトレンチ６が設けられ、チャネルの設けられるメサ部１５とチャネルの設けられないメサ部１６を形成する。チャネルの設けられるメサ部１５には、ｐ^-型ベース領域１２、ｐ^-型ベース領域１２より高不純物濃度のｐ⁺型ベース領域１１およびｎ⁺型エミッタ領域５が設けられる。このため、半導体装置がオン状態の場合、ｐ^-型ベース領域１２にチャネルが形成される。

チャネルの設けられないメサ部１６にはｎ⁺型フローティング領域（第１導電型の第５半導体層）１７が設けられる。ｎ⁺型フローティング領域１７は、電気的に浮遊状態にある。具体的には、ｎ⁺型フローティング領域１７は、表面を覆うゲート絶縁膜７および層間絶縁膜９によってエミッタ電極１０と電気的に絶縁される。また、ｎ⁺型フローティング領域１７はｎ^-型ドリフト層１との間のｐｎ接合によりｎ^-型ドリフト層１と電気的に絶縁される。

ｎ⁺型フローティング領域１７は、チャネルの設けられないメサ部１６に互いに離して複数設けられる（図１の例では２つ）。ｎ⁺型フローティング領域１７は、トレンチ６の側壁から距離ｄ１離して設けられ、トレンチ６に近い方、距離ｄ１が小さい方が好ましい。また、ｎ⁺型フローティング領域１７の不純物濃度、深さ、幅は、ｎ⁺型エミッタ領域５と同様にしてもよい。

図１６は、実施の形態１にかかる半導体装置の距離ｄ１と、ｄＩ／ｄｔ、ＢＶｃｅｓとの関係を示すグラフである。図１６において、横軸は距離ｄ１を示し、単位はμｍである。また、左縦軸はターンオンｄＩ／ｄｔを示し、単位はＡ／μｓであり、右縦軸はＢＶｃｅｓを示し、単位はＶである。ＢＶｃｅｓ（Ｃｏｌｌｅｃｔｏｒ－Ｅｍｉｔｔｅｒ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）は、半導体装置の耐圧を示す。

図１６に示すように、距離ｄ１が４μｍでターンオンｄＩ／ｄｔが最小になり、距離ｄ１が２μｍ以上６μｍ以下の場合（図１６の領域Ｓ１）、６５０Ｖ以上の耐圧で、ターンオンｄＩ／ｄｔが７００Ａ／μｓ以下と低くなっている。このため、ｎ⁺型フローティング領域１７は、トレンチ６の側壁から２μｍ以上６μｍ以下離して設けられることが好ましい。

図１７は、実施の形態１にかかる半導体装置のｎ⁺型フローティング領域の幅ｗ１と、ｄＩ／ｄｔとの関係を示すグラフである。図１７において、横軸はｎ⁺型フローティング領域１７の幅ｗ１（図１参照）を示し、単位はμｍである。また、縦軸はターンオンｄＩ／ｄｔを示し、単位はＡ／μｓである。図１７に示すように、幅ｗ１が大きくなるほど、ｄＩ／ｄｔが低くなっており、このため、幅ｗ１は大きいほど好ましい。具体的には、幅ｗ１は２μｍ以上（図１７の領域Ｓ２）であることが好ましい。

ここで、上述したように、チャネルの設けられないメサ部１６には、オン状態でコレクタ電極１４側からｎ^-型ドリフト層１に注入されたホールが蓄積する。つまり、コレクタ電極１４側からｎ^-型ドリフト層１に注入されたホールが、エミッタ電極１０に吐き出されにくくなる。これにより、ｎ^-型ドリフト層１のキャリア濃度分布が高くなる。本発明では、ｎ⁺型フローティング領域１７により、チャネルの設けられないメサ部１６の表面とトレンチ６の側壁のホール蓄積層が電気的に切断される。これにより、チャネルの設けられないメサ部１６のホール蓄積層の電位が高くなり、チャネルが形成される前から、電位が高い状態となっている。このため、チャネルが形成された時、ホールが集まりにくくなり、電位増加の速度ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。

なお、実施の形態１では、チャネルの設けられないメサ部１６には、ｐ^-型フローティング領域が設けられていない。トレンチ６の間隔が十分狭い場合、電界分布が平坦になり、トレンチ６の底部の電界集中が緩和されるため、ｐ^-型フローティング領域がなくても、所定の耐圧を出すことができる。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２～５は、実施の形態にかかるＩＧＢＴの製造途中の状態を示す断面図である。まず、ｎ^-型ドリフト層１となるｎ^-型半導体基板を用意する。ｎ^-型半導体基板の材料は、シリコンであってもよいし、炭化珪素（ＳｉＣ）であってもよい。また、ｎ^-型半導体基板は、ｎ型の半導体基板のおもて面上にｎ^-型の半導体層をエピタキシャル成長させたものでもよい。以下、ｎ^-型半導体基板がシリコンウエハである場合を例に説明する。

次に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型ベース領域１２を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ^-型ベース領域１２の表面に、ｐ⁺型ベース領域１１を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ⁺型ベース領域１１の表面にｎ⁺型エミッタ領域５を選択的に形成し、ｎ^-型ドリフト層１のおもて面側、ｐ^-型ベース領域１２が形成されていない領域に、ｎ⁺型フローティング領域１７を選択的に形成する。ここまでの状態が図２に記載される。

次に、ｎ^-型ドリフト層１のおもて面を熱酸化して、ｎ^-型ドリフト層１のおもて面を覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型エミッタ領域５、ｐ^-型ベース領域１２を貫通してｎ^-型ドリフト領域１に達するトレンチ６を形成する。トレンチ６は、ｎ^-型ドリフト層１のおもて面から見て、例えば、トレンチ６が並ぶ方向（図１の横方向）と直交する方向（図１の奥行き方向）に延びるストライプ状のレイアウトに配置されている。

次に、例えば熱酸化により、ｎ^-型ドリフト層１のおもて面およびトレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、ｎ^-型ドリフト層１のおもて面上に、トレンチ６の内部を埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。

これらのｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５、ｐ⁺型ベース領域１１、ｎ⁺型フローティング領域１７を形成してもよい。ここまでの状態が図３に記載される。

次に、ｎ^-型ドリフト層１のおもて面上に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、ｎ^-型ドリフト層１のおもて面から裏面に向かう方向である。コンタクトホールには、ｎ⁺型エミッタ領域５およびｐ⁺型ベース領域１１が露出される。

次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにエミッタ電極１０を形成する。エミッタ電極１０は、ｐ^-型ベース領域１２、ｎ⁺型エミッタ領域５およびｐ⁺型ベース領域１１に電気的に接続される。ここまでの状態が図４に記載される。

次に、ｎ^-型ドリフト層１を裏面側から研削していき（バックグラインド）、半導体装置として用いる製品厚さの位置まで研削する。次に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１を裏面側にｎ⁺型バッファ層３を形成する。次に、フォトリソグラフィおよびイオン注入によって、ｎ⁺型バッファ層３の表面にｐ⁺型コレクタ領域２を形成する。ここまでの状態が図５に記載される。

次に、ｐ⁺型コレクタ領域２の表面の全面に、コレクタ電極１４を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示すＩＧＢＴチップ（半導体チップ）が完成する。

以上、説明したように、実施の形態１にかかる半導体装置によれば、チャネルの設けられないメサ部には、ｎ⁺型フローティング領域が設けられる。これにより、チャネルの設けられないメサ部のホール蓄積層の電位が高くなり、チャネルが形成される前から、電位が高い状態となる。このため、チャネルが形成された時、ホールが集まりにくくなり、電位増加の速度ｄＶ／ｄｔが小さくなり、ゲート電極が充電されてしまうことがなくなるため、ターンオンの制御性が改善する。

また、実施の形態１にかかる半導体装置によれば、チャネルの設けられないメサ部が形成されるため、ターンオフ損失をそれほど増加させずにオン電圧を低くできる。

（実施の形態２）
図６は、実施の形態２にかかる半導体装置の構造を示す断面図である。図６に示すように、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置に対し、ｐ^-型フローティング領域（第２導電型の第７半導体層）１３を追加した構造である。

ｐ^-型フローティング領域１３は、チャネルの設けられないメサ部１６に設けられる。ｐ^-型フローティング領域１３は、電気的に浮遊状態にある。具体的には、ｐ^-型フローティング領域１３は、表面を覆うゲート絶縁膜７および層間絶縁膜９によってエミッタ電極１０と電気的に絶縁される。また、ｐ^-型フローティング領域１３はｎ^-型ドリフト層１との間のｐｎ接合によりｎ^-型ドリフト層１と電気的に絶縁される。ｐ^-型ベース領域１２と、ｐ^-型フローティング領域１３とを合わせてｐ^-型層４となる。また、ｐ^-型フローティング領域１３の不純物濃度、深さは、ｐ^-型ベース領域１２と同様にしてもよい。

また、ｐ^-型フローティング領域１３は、メサ部１６の中心からｎ⁺型フローティング領域１７の間に配置され、トレンチ６の側壁と距離ｄ２離して配置される。ｐ^-型フローティング領域１３の横方向（トレンチ６が並ぶ方向）のｎ^-型ドリフト層１との界面が、ｎ⁺型フローティング領域１７のｎ^-型ドリフト層１との横方向の界面よりトレンチ６の側壁と離れていること、ｄ２＞ｄ１であることが好ましい。つまり、ｎ⁺型フローティング領域１７がｐ^-型フローティング領域１３の内部に設けられないことが好ましい。ｎ⁺型フローティング領域１７がｐ^-型フローティング領域１３の内部に設けられると、ｎ⁺型フローティング領域１７がチャネルの設けられないメサ部１６の表面とトレンチ６の側壁のホール蓄積層を電気的に切断できず、チャネルの設けられないメサ部１６のホール蓄積層の電位が高くできないためである。

図１８Ａ、図１８Ｃは、実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ｄＩ／ｄｔとの関係を示すグラフである。図１８Ａ、図１８Ｃにおいて、横軸は距離ｄ２を示し、単位はμｍである。また、縦軸はターンオンｄＩ／ｄｔを示し、単位はＡ／μｓである。また、図１８Ａは、距離ｄ１＝２μｍの場合であり、図１８Ｃは、距離ｄ１＝４μｍの場合である。図１８Ａでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、５μｍ、９μｍの場合を示し、図１８Ｃでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、９μｍの場合を示す。

また、図１８Ｂ、図１８Ｄは、実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ＢＶｃｅｓとの関係を示すグラフである。図１８Ｂ、図１８Ｄにおいて、横軸は距離ｄ２を示し、単位はμｍである。また、縦軸はＢＶｃｅｓを示し、単位はＶである。また、図１８Ｂは、距離ｄ１＝２μｍの場合であり、図１８Ｄは、距離ｄ１＝４μｍの場合である。図１８Ｂでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、５μｍ、９μｍの場合を示し、図１８Ｄでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、９μｍの場合を示す。

図１８Ａ、図１８Ｃに示すように、距離ｄ２が距離ｄ１より大きい場合（図１８Ａのｄ２＞２μｍ、図１８Ｃのｄ２＞４μｍ）は、距離ｄ２が距離ｄ１以下の場合より、ターンオンｄＩ／ｄｔが低くなっている。一方、図１８Ｂ、図１８Ｄに示すように、距離ｄ２が大きくなると耐圧は低下する。このため、低いターンオンｄＩ／ｄｔと耐圧を両立させるため、距離ｄ２が距離ｄ１より１μｍ程度大きい場合（図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄの領域Ｓ３、Ｓ４、Ｓ５、Ｓ６）、つまり、トレンチ６とｐ^-型フローティング領域１３との距離ｄ２が、トレンチ６とｎ⁺型フローティング領域１７との距離ｄ１より、１μｍ程度大きいことが好ましい。

（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型ベース領域１２を選択的に形成する際、同時に、ｐ^-型フローティング領域１３を選択的に形成する。そのほかの工程は、実施の形態１と同様にすることで、図６に示す半導体装置が完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。また、ｐ^-型フローティング領域を設けることで、トレンチの底面付近に、ｐ^-型フローティング領域とｎ^-型ドリフト層との間のｐｎ接合を形成することができる。このように、ｐｎ接合を形成することで、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止することができる。このため、半導体装置の高耐電圧化が可能となる。

（実施の形態３）
図７は、実施の形態３にかかる半導体装置の構造を示す断面図である。図７に示すように、実施の形態３にかかる半導体装置は、実施の形態１にかかる半導体装置に対し、ｎ⁺型フローティング領域１７の幅を広くした構造である。

ｎ⁺型フローティング領域１７は、チャネルの設けられないメサ部１６のｎ^-型ドリフト層１のおもて面の全面に設けられている。このため、ｎ⁺型フローティング領域１７は、トレンチ６の側壁と接している。ｎ⁺型フローティング領域１７の不純物濃度、深さは、実施の形態１と同様にしてもよい。

（実施の形態３にかかる半導体装置の製造方法）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｎ⁺型フローティング領域１７を形成する際、ｎ⁺型フローティング領域１７をメサ部１６のｎ^-型ドリフト層１のおもて面の全面に形成する。そのほかの工程は、実施の形態１と同様にすることで、図７に示す半導体装置が完成する。

以上、説明したように、実施の形態３によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。上述したように、ｎ⁺型フローティング領域とトレンチの間は間隔が空いている方が特性がよくなる。このため、実施の形態３は従来の構造よりｄＶ／ｄｔが小さくなるが、実施の形態１よりｄＶ／ｄｔは大きくなる。

（実施の形態４）
図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。図８に示すように、実施の形態４にかかる半導体装置は、実施の形態３にかかる半導体装置に対し、ｐ^-型フローティング領域１３を追加した構造である。

ｐ^-型フローティング領域１３は、実施の形態２と同様にチャネルの設けられないメサ部１６に設けられる。ｐ^-型フローティング領域１３は、ｎ⁺型フローティング領域１７の深さ方向の下に配置され、上面がｎ⁺型フローティング領域１７と接する。また、ｐ^-型フローティング領域１３の不純物濃度、深さ、幅は、ｐ^-型ベース領域１２と同様にしてもよい。

また、ｐ^-型フローティング領域１３は、トレンチ６の側壁と距離ｄ２離して設けられる。ｐ^-型フローティング領域１３が、トレンチ６の側壁と接すると、ｎ⁺型フローティング領域１７がチャネルの設けられないメサ部１６の表面とトレンチ６の側壁のホール蓄積層を電気的に切断できず、チャネルの設けられないメサ部１６のホール蓄積層の電位が高くできないためである。

図１９は、実施の形態４にかかる半導体装置の距離ｄ２と、ｄＩ／ｄｔ、ＢＶｄｓｓとの関係を示すグラフである。図１９において、横軸は距離ｄ２を示し、単位はμｍである。また、左縦軸はターンオンｄＩ／ｄｔを示し、単位はＡ／μｓであり、右縦軸はＢＶｃｅｓを示し、単位はＶである。ＢＶｃｅｓ（Ｃｏｌｌｅｃｔｏｒ－Ｅｍｉｔｔｅｒ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）は、半導体装置の耐圧を示す。

図１９に示すように、距離ｄ２が小さくなるほど、ターンオンｄＩ／ｄｔが低くなり、距離ｄ２が２μｍ以上４μｍ以下の場合、１０００Ｖ以上の耐圧（図１９の領域Ｓ７）で、ターンオンｄＩ／ｄｔが９００Ａ／μｓ以下（図１９の領域Ｓ８）と低くなっている。このため、ｐ^-型フローティング領域１３は、トレンチ６の側壁から２μｍ以上４μｍ以下離して設けられることが好ましい。

（実施の形態４にかかる半導体装置の製造方法）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。実施の形態４では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型ベース領域１２を選択的に形成する際、同時に、ｐ^-型フローティング領域１３を形成する。その後、実施の形態３と同様に、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｎ⁺型フローティング領域１７をメサ部１６のｎ^-型ドリフト層１のおもて面の全面に形成する。そのほかの工程は、実施の形態１と同様にすることで、図８に示す半導体装置が完成する。

以上、説明したように、実施の形態４によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。ｎ⁺型フローティング領域がトレンチと接しているため、ｄＶ／ｄｔは、実施の形態３と同様になる。また、ｐ^-型フローティング領域を設けるため、実施の形態２と同様に、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止することができる。

（実施の形態５）
図９は、実施の形態５にかかる半導体装置の構造を示す断面図である。図９に示すように、実施の形態５にかかる半導体装置は、実施の形態１にかかる半導体装置に対し、ｎ⁺型フローティング領域１７をチャネルが設けられていないメサ部１６に一つ設けて、ｎ⁺型フローティング領域１７の幅を広くした構造である。

ｎ⁺型フローティング領域１７は、チャネルの設けられないメサ部１６のｎ^-型ドリフト層１のおもて面にトレンチ６の側壁と距離ｄ３離して設けられている。ｎ⁺型フローティング領域１７一つで、トレンチ６の間の、ｎ^-型ドリフト層１のおもて面の広いところを分断するため、ある程度の広さが必要であり、少なくとも実施の形態１のｎ⁺型フローティング領域１７より幅が広い。また、ｎ⁺型フローティング領域１７の不純物濃度、深さは、実施の形態１と同様にしてもよい。

また、実施の形態５にかかる半導体装置の距離ｄ３と、ｄＩ／ｄｔ、ＢＶｃｅｓとの関係は、実施の形態１にかかる半導体装置の距離ｄ１と、ｄＩ／ｄｔ、ＢＶｃｅｓとの関係と同様になる。このため、実施の形態５でも、実施の形態１と同様に、ｎ⁺型フローティング領域１７は、トレンチ６の側壁から２μｍ以上６μｍ以下離して設けられることが好ましい。

（実施の形態５にかかる半導体装置の製造方法）
次に、実施の形態５にかかる半導体装置の製造方法について説明する。実施の形態５では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｎ⁺型フローティング領域１７を形成する際、ｎ⁺型フローティング領域１７をメサ部１６のｎ^-型ドリフト層１のおもて面にトレンチ６の側壁と接しないように一つ形成する。そのほかの工程は、実施の形態１と同様にすることで、図９に示す半導体装置が完成する。

以上、説明したように、実施の形態５によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。実施の形態５では、ｎ⁺型フローティング領域とトレンチの間は間隔が空いているため、ｄＶ／ｄｔは実施の形態１と同程度になる。

（実施の形態６）
図１０は、実施の形態６にかかる半導体装置の構造を示す断面図である。図１０に示すように、実施の形態６にかかる半導体装置は、実施の形態５にかかる半導体装置に対し、ｐ^-型フローティング領域１３を追加した構造である。

ｐ^-型フローティング領域１３は、実施の形態２と同様にチャネルの設けられないメサ部１６に設けられる。また、ｐ^-型フローティング領域１３の不純物濃度、深さは、ｐ^-型ベース領域１２と同様にしてもよい。

また、ｐ^-型フローティング領域１３は、トレンチ６の側壁から距離ｄ４離して設けられ、メサ部１６の中心からｎ⁺型フローティング領域１７より狭い幅で設けられる。ｐ^-型フローティング領域１３の横方向のｎ^-型ドリフト層１との界面が、ｎ⁺型フローティング領域１７のｎ^-型ドリフト層１との横方向の界面よりトレンチ６の側壁と離れていること、ｄ４＞ｄ３であることが好ましい。実施の形態２と同様に、チャネルの設けられないメサ部１６のホール蓄積層の電位が高くできなくなることを防止するためである。

また、実施の形態６にかかる半導体装置の距離ｄ３、距離ｄ４と、ｄＩ／ｄｔとの関係は、実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ｄＩ／ｄｔとの関係と同様になる。さらに、実施の形態６にかかる半導体装置の距離ｄ３、距離ｄ４と、ＢＶｃｅｓとの関係は、実施の形態２にかかる半導体装置の距離ｄ１、距離ｄ２と、ＢＶｃｅｓとの関係と同様になる。このため、実施の形態６でも、実施の形態２と同様に、トレンチ６とｐ^-型フローティング領域１３との距離ｄ４は、トレンチ６とｎ⁺型フローティング領域１７との距離ｄ３より、１μｍ程度大きいことが好ましい。

（実施の形態６にかかる半導体装置の製造方法）
次に、実施の形態６にかかる半導体装置の製造方法について説明する。実施の形態６では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型ベース領域１２を選択的に形成する際、同時に、ｐ^-型フローティング領域１３を形成する。この後、実施の形態５と同様に、ｎ⁺型フローティング領域１７をメサ部１６のｎ^-型ドリフト層１のおもて面にトレンチ６の側壁と接しないように一つ形成する。そのほかの工程は、実施の形態１と同様にすることで、図１０に示す半導体装置が完成する。

以上、説明したように、実施の形態６によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。また、実施の形態２と同様に、ｐ^-型フローティング領域を設けることで、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止することができる。

（実施の形態７）
図１１は、実施の形態７にかかる半導体装置の構造を示す断面図である。図１１に示すように、実施の形態７にかかる半導体装置は、実施の形態１にかかる半導体装置に対し、ｎ⁺型フローティング領域１７の位置を変更した構造である。

ｎ⁺型フローティング領域１７は、チャネルの設けられないメサ部１６のｎ^-型ドリフト層１のおもて面に互いに離して複数（図１１の例では２つ）設けられる。トレンチ６近傍のｎ⁺型フローティング領域１７は、一方の側面がトレンチ６と接するように設けられている。ｎ⁺型フローティング領域１７の幅、不純物濃度、深さは、実施の形態１と同様にしてもよい。

（実施の形態７にかかる半導体装置の製造方法）
次に、実施の形態７にかかる半導体装置の製造方法について説明する。実施の形態７では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｎ⁺型フローティング領域１７を形成する際、ｎ⁺型フローティング領域１７をメサ部１６のｎ^-型ドリフト層１のおもて面に、複数形成する。この際、トレンチ６近傍のｎ⁺型フローティング領域１７の一方の側面がトレンチ６と接するよう形成する。そのほかの工程は、実施の形態１と同様にすることで、図１１に示す半導体装置が完成する。

以上、説明したように、実施の形態７によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。上述したように、ｎ⁺型フローティング領域とトレンチの間は間隔が空いている方が特性がよくなる。このため、実施の形態７は従来の構造よりｄＶ／ｄｔが小さくなるが、実施の形態１よりｄＶ／ｄｔは大きくなる。

（実施の形態８）
図１２は、実施の形態８にかかる半導体装置の構造を示す断面図である。図１２に示すように、実施の形態８にかかる半導体装置は、実施の形態７にかかる半導体装置に対し、ｐ^-型フローティング領域１３を追加した構造である。

ｐ^-型フローティング領域１３は、実施の形態２と同様にチャネルの設けられないメサ部１６に設けられる。また、ｐ^-型フローティング領域１３の不純物濃度、深さ、幅は、ｐ^-型ベース領域１２と同様にしてもよい。

また、ｐ^-型フローティング領域１３は、実施の形態２と同様にメサ部１６の中心からｎ⁺型フローティング領域１７の間に配置され、実施の形態８ではトレンチ６の側壁と距離ｄ５離して配置される。ｐ^-型フローティング領域１３の横方向のｎ^-型ドリフト層１との界面が、ｎ⁺型フローティング領域１７のｎ^-型ドリフト層１との横方向の界面よりトレンチ６の側壁に近づいていること、ｄ６＞ｄ５であることが好ましい。つまり、ｐ^-型フローティング領域１３とｎ⁺型フローティング領域１７が接していることが好ましい。ｐ^-型フローティング領域１３とｎ⁺型フローティング領域１７が離れると、ｎ⁺型フローティング領域１７がチャネルの設けられないメサ部１６の表面とトレンチ６の側壁のホール蓄積層を電気的に切断できず、チャネルの設けられないメサ部１６のホール蓄積層の電位が高くできないためである。

図２０Ａは、実施の形態８にかかる半導体装置の距離ｄ５と、ｄＩ／ｄｔとの関係を示すグラフである。図２０Ａにおいて、横軸は距離ｄ５を示し、単位はμｍである。また、縦軸はターンオンｄＩ／ｄｔを示し、単位はＡ／μｓである。図２０Ｂは、実施の形態８にかかる半導体装置の距離ｄ５と、ＢＶｃｅｓとの関係を示すグラフである。図２０Ｂにおいて、横軸は距離ｄ５を示し、単位はμｍである。また、縦軸はＢＶｃｅｓを示し、単位はＶである。図２０Ａでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、５μｍ、７μｍ、９μｍの場合を示し、図２０Ｂでは、ｎ⁺型フローティング領域１７の幅ｗ１が、１μｍ、３μｍ、５μｍ、９μｍの場合を示す。

図２０Ａ、図２０Ｂに示すように、距離ｄ５が２μｍ以上４μｍ以下の場合（図２０Ａの領域Ｓ９、図２０Ｂの領域Ｓ１０）、幅ｗ１が、５μｍ以上の場合６００Ｖ以上の耐圧で、ターンオンｄＩ／ｄｔが９００Ａ／μｓ以下と低くなっている。このため、ｎ⁺型フローティング領域１７は、トレンチ６の側壁から２μｍ以上４μｍ以下離して設けられることが好ましい。また、距離ｄ５が３μｍ程度の場合、ターンオンｄＩ／ｄｔと耐圧を両立できるため、より好ましい。

（実施の形態８にかかる半導体装置の製造方法）
次に、実施の形態８にかかる半導体装置の製造方法について説明する。実施の形態８では実施の形態１の図２において、フォトリソグラフィおよびイオン注入によって、ｎ^-型ドリフト層１のおもて面側に、ｐ^-型ベース領域１２を選択的に形成する際、同時に、ｐ^-型フローティング領域１３を形成する。この後、ｎ⁺型フローティング領域１７を実施の形態７と同様に形成する。そのほかの工程は、実施の形態１と同様にすることで、図１２に示す半導体装置が完成する。

以上、説明したように、実施の形態８によれば、実施の形態１と同様に、ｄＶ／ｄｔが小さくなりターンオンの制御性が改善する。また、実施の形態７と同様に、従来の構造よりｄＶ／ｄｔが小さくなるが、実施の形態１よりｄＶ／ｄｔは大きくなる。また、ｐ^-型フローティング領域を設けることで、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止することができる。このため、炭化珪素半導体装置の高耐電圧化が可能となる。

以下に、ターンオン波形、ターンオン時のコレクタ電流の測定結果により、従来例に対する本発明の効果を示す。図１３は、従来の半導体装置のターンオン波形のゲート抵抗依存性を示すグラフである。また、図１４は、実施の形態１にかかる半導体装置のターンオン波形のゲート抵抗依存性を示すグラフである。

図１３、図１４において、左縦軸はゲート電圧を示し、単位はＶである。右縦軸はコレクタ電流を示し、単位はＡである。また、横軸は、時間を示し、単位は秒である。図１３、図１４において、符号Ａで示す楕円に囲まれた線がコレクタ電流であり、符号Ｂで示す楕円に囲まれた線がゲート電圧である。それぞれの楕円の中で、５つの線は、左からゲート抵抗Ｒｇが１０、２０、３０、４０、５０Ωの場合を示す。

図１３の従来例と比較して、図１４の実施の形態１では、全てのゲート抵抗Ｒｇの場合で、ゲート電圧およびコレクタ電流の時間変動が少なく、速く収束していくことがわかる。このように、実施の形態１では、ゲート電位の増加速度ｄＶ／ｄｔが小さく、ゲート抵抗によるゲート電圧の充電速度の制御性がよくなっている。

図１５は、実施の形態１にかかる半導体装置および従来の半導体装置のターンオンｄＩ／ｄｔのゲート抵抗依存性を示すグラフである。図１５において、縦軸は、ｄＩ／ｄｔを示し、単位は、Ａ／μｓである。横軸はゲート抵抗Ｒｇを示し、単位はΩである。図１５に示すように、実施の形態１ではゲート抵抗Ｒｇを５０Ωと大きくしたとき、ｄＩ／ｄｔが従来の半分まで低下していることがわかる。なお、図示していないが、ｎ⁺型フローティング領域１７がトレンチ６の側壁と接する形態、例えば、実施の形態７等では、ｄＩ／ｄｔが若干増加するが従来よりｄＩ／ｄｔは低下する。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ^-型ドリフト層
２ ｐ⁺型コレクタ領域
３ ｎ⁺型バッファ層
４ ｐ^-型層
５ ｎ⁺型エミッタ領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ エミッタ電極
１１ ｐ⁺型ベース領域
１２ ｐ^-型ベース領域
１３ ｐ^-型フローティング領域
１４ コレクタ電極
１５ チャネルの設けられるメサ部
１６ チャネルの設けられないメサ部
１７ ｎ⁺型フローティング領域

Claims (11)

1. 第１導電型の第１半導体層と、
   前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
   前記第２半導体層の内部に前記第３半導体層に隣接して選択的に設けられ、前記第２半導体層に接続される第２導電型の第４半導体層と、
   前記第３半導体層および前記第２半導体層に接し、前記第１半導体層に達するトレンチと、
   前記第１半導体層の前記一方の表面層に選択的に設けられた第１導電型の第５半導体層と、
   前記第１半導体層の他方の表面層に設けられた第２導電型の第６半導体層と、
   前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
   前記第６半導体層と電気的に接続されたコレクタ電極と、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第５半導体層は、前記トレンチと離間して、前記第２半導体層に接していない前記トレンチ間に設けられていることを特徴とする半導体装置。
2. 前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間に複数設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体層が設けられていない前記トレンチ間の、前記第５半導体層によって挟まれた領域に、前記トレンチと離間して第２導電型の第７半導体層が設けられていることを特徴とする請求項２に記載の半導体装置。
4. 第１導電型の第１半導体層と、
   前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
   前記第２半導体層の内部に前記第３半導体層に隣接して選択的に設けられ、前記第２半導体層に接続される第２導電型の第４半導体層と、
   前記第３半導体層および前記第２半導体層に接し、前記第１半導体層に達するトレンチと、
   前記第１半導体層の前記一方の表面層に選択的に設けられた第１導電型の第５半導体層と、
   前記第１半導体層の他方の表面層に設けられた第２導電型の第６半導体層と、
   前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、一方の表面が前記第５半導体層と接する第２導電型の第７半導体層と、
   前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
   前記第６半導体層と電気的に接続されたコレクタ電極と、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間の、前記第１半導体層の前記一方の表面層全体に設けられることを特徴とする半導体装置。
5. 前記第５半導体層は、前記第２半導体層が設けられていない前記トレンチ間に一つ設けられていることを特徴とする請求項１に記載の半導体装置。
6. 前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、一方の表面が前記第５半導体層と接し、前記第５半導体層より幅の狭い第２導電型の第７半導体層が設けられていることを特徴とする請求項５に記載の半導体装置。
7. 第１導電型の第１半導体層と、
   前記第１半導体層の一方の表面層に選択的に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
   前記第２半導体層の内部に前記第３半導体層に隣接して選択的に設けられ、前記第２半導体層に接続される第２導電型の第４半導体層と、
   前記第３半導体層および前記第２半導体層に接し、前記第１半導体層に達するトレンチと、
   前記第１半導体層の前記一方の表面層に選択的に設けられた第１導電型の第５半導体層と、
   前記第１半導体層の他方の表面層に設けられた第２導電型の第６半導体層と、
   前記第２半導体層が設けられていない前記トレンチ間に、前記トレンチと離間して、前記第５半導体層によって挟まれた領域に設けられた第２導電型の第７半導体層と、
   前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
   前記第６半導体層と電気的に接続されたコレクタ電極と、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第５半導体層は、前記トレンチと接続して、前記第２半導体層が設けられていない前記トレンチ間に複数設けられ、
   前記第７半導体層は、２μｍ以上４μｍ以下の距離、前記トレンチと離間していることを特徴とする半導体装置。
8. 前記第５半導体層は、２μｍ以上６μｍ以下の距離、前記トレンチと離間していることを特徴とする請求項１に記載の半導体装置。
9. 前記トレンチと前記第７半導体層との距離は、前記トレンチと前記第５半導体層との距離より、１μｍ以上大きいことを特徴とする請求項３または６に記載の半導体装置。
10. 前記第７半導体層は、２μｍ以上４μｍ以下の距離、前記トレンチと離間していることを特徴とする請求項４に記載の半導体装置。
11. 前記第５半導体層の幅は、２μｍ以上であることを特徴とする請求項１、４、７のいずれか一項に記載の半導体装置。

Images