KR20160029630A - 반도체 장치 - Google Patents

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KR20160029630A
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미츠히코 기타가와
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태는 내압의 저하를 억제하면서, 온전압의 저감을 가능하게 하는 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는 제2 도전형의 제1 반도체 영역, 제1 도전형의 제2 반도체 영역, 제2 도전형의 제3 반도체 영역, 제1 도전형의 제4 반도체 영역, 제2 도전형의 제5 반도체 영역, 게이트 전극, 제1 전극, 제2 전극 및 제2 도전형의 제6 반도체 영역을 구비한다. 제3 반도체 영역은 제2 반도체 영역 위에 선택적으로 설치되어 있다. 제4 반도체 영역 및 제5 반도체 영역은 제3 반도체 영역 위에 선택적으로 설치되어 있다. 제1 전극은 제2 절연막을 개재하여 제2 반도체 영역 내에 설치되어 있다. 제2 전극은 제5 반도체 영역에 접하고, 또한 제3 반도체 영역과 접하고 있다. 제6 반도체 영역은 제3 반도체 영역이 설치된 영역 이외의 제2 반도체 영역 위의 적어도 일부에 설치되어 있다. 제6 반도체 영역은 제1 전극과 접하지 않는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
<관련 출원>
본 출원은, 일본 특허 출원 제2014-181139호(출원일: 2014년 9월 5일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
반도체 장치로서, IGBT(Insulated Gate Bipolar Transistor)가 널리 사용되고 있다.
IGBT에서는, 게이트 전극에 소정의 전압이 인가되면, 이미터 영역으로부터 드리프트 영역에 전자가 공급되고, 콜렉터 영역으로부터 드리프트 영역에 정공이 공급된다. 이때, 드리프트 영역에 공급된 전자 및 정공에 의해 전도도 변조가 발생함으로써, 온전압이 저감된다.
그러나, IGBT에 있어서는 내압의 저하를 억제하면서, 한층 더 온전압의 저감을 가능하게 하는 기술이 요망되고 있다.
본 발명이 해결하고자 하는 과제는 내압의 저하를 억제하면서, 온전압의 저감을 가능하게 하는 반도체 장치를 제공하는 것이다.
실시 형태에 따른 반도체 장치는 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 제2 도전형의 제5 반도체 영역과, 게이트 전극과, 제1 전극과, 제2 전극과, 제2 도전형의 제6 반도체 영역을 구비한다.
제2 반도체 영역은 제1 반도체 영역 위에 설치되어 있다.
제3 반도체 영역은 제2 반도체 영역 위에 선택적으로 설치되어 있다.
제4 반도체 영역은 제3 반도체 영역 위에 선택적으로 설치되어 있다.
제5 반도체 영역은 제3 반도체 영역 위에 선택적으로 설치되어 있다.
제1 전극은 제2 절연막을 개재하여 제2 반도체 영역 내에 설치되어 있다.
제2 전극은 제5 반도체 영역에 접하고 있다. 제2 전극은 제3 반도체 영역과 접하고 있다.
제6 반도체 영역은 제3 반도체 영역이 설치된 영역 이외의 상기 제2 반도체 영역 위의 적어도 일부에 설치되어 있다. 제6 반도체 영역은 제1 전극과 접하지 않는다.
게이트 전극은 제3 반도체 영역과 제6 반도체 영역 사이에 제1 절연막을 개재하여 위치한다.
제2 반도체 영역의 일부는 상기 게이트 전극과 상기 제1 전극 사이에 설치되어 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 일부를 도시하는 C-C' 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치의 일부를 도시하는 A-A' 단면도.
도 3은 제1 실시 형태에 따른 반도체 장치의 일부를 도시하는 B-B' 단면도.
도 4는 제2 실시 형태에 따른 반도체 장치의 일부를 도시하는 B-B' 단면도.
도 5는 제2 실시 형태에 따른 반도체 장치의 일부를 도시하는 A-A' 단면도.
도 6은 제3 실시 형태에 따른 반도체 장치의 일부를 도시하는 C-C' 단면도.
도 7은 제3 실시 형태에 따른 반도체 장치의 일부를 도시하는 A-A' 단면도.
도 8은 제3 실시 형태에 따른 반도체 장치의 일부를 도시하는 B-B' 단면도.
이하에, 본 발명의 각 실시 형태에 대해서 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 사이의 크기의 비율 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우에도 도면에 따라 서로의 치수나 비율이 상이하게 표현되는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 기출 도면에 대해서 상술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
각 실시 형태에서 설명하는 반도체 영역의 도전형은 일례이고, 각 반도체 영역에서의 p형과 n형을 모두 반전시켜서 각 실시 형태에 따른 반도체 장치를 실시하는 것도 가능하다.
이하의 설명에 있어서, n+, n, n- 및 p+, p, p-의 표기는, 각 도전형에 있어서의 불순물 농도의 상대적인 고저를 나타낸다. 즉, n+은 n보다도 n형의 불순물 농도가 상대적으로 높고, n-은 n보다도 n형의 불순물 농도가 상대적으로 낮은 것을 나타낸다. 또한, p+은 p보다도 p형의 불순물 농도가 상대적으로 높고, p-은 p보다도 p형의 불순물 농도가 상대적으로 낮은 것을 나타낸다.
(제1 실시 형태)
도 1, 도 2 및 도 3은 제1 실시 형태에 따른 반도체 장치를 도시하는 단면도이다.
도 2는 도 1의 단면도에 있어서의 A-A' 단면도이다.
도 3은 도 1의 단면도에 있어서의 B-B' 단면도이다.
도 1은 도 2의 단면도에 있어서의 C-C' 단면도이다.
도 1은 도 3의 단면도에 있어서의 C-C' 단면도이기도 하다.
도 1에 나타낸 바와 같이, 제1 실시 형태에 따른 반도체 장치(110)는 p+형 콜렉터 영역(50)(제1 반도체 영역)과, n-형 드리프트 영역(10)(제2 반도체 영역)과, p형 베이스 영역(30)(제3 반도체 영역)과, n+형 소스 영역(40)(제4 반도체 영역)과, p+형 콘택트 영역(60)(제5 반도체 영역)과, p형 반도체 영역(70)(제6 반도체 영역)과, 게이트 전극(D1)과, 매립 전극(제1 전극)(D2)과, 소스 전극(제2 전극)(D3)과, 콜렉터 전극(D4)을 구비한다. 반도체 장치(110)는 예를 들어 IGBT이다.
여기서, 설명을 위하여 드리프트 영역(10)으로부터 베이스 영역(30)을 향하는 방향을 위(상측), 그 반대 방향을 아래(하측)라 한다.
또한, 드리프트 영역(10)으로부터 콜렉터 영역(50)을 향하는 방향을 Z 방향이라 한다. Z 방향에 대하여 직교하는 방향을 X 방향이라 한다. Z 방향 및 X 방향에 대하여 직교하는 방향을 Y 방향이라 한다.
도 1에 도시하는 바와 같이, 콜렉터 영역(50)은 X 방향에 있어서 복수 설치되어 있다. 또한, 도 3에 도시하는 바와 같이, 콜렉터 영역(50)은 Y 방향으로 연장되어 있다. 콜렉터 영역(50)의 p형 불순물 농도는, 예를 들어 1×1017㎝-3 이상 1×1021㎝-3 이하이다.
드리프트 영역(10)은 콜렉터 영역(50)의 위에 설치되어 있다. 드리프트 영역(10)과 콜렉터 영역(50) 사이에는 n형 반도체 영역(15)이 설치되어 있어도 된다. 드리프트 영역(10)의 n형 불순물 농도는, 예를 들어 1×1012㎝-3 이상 1×1016㎝-3 이하이다.
또한, 본 실시 형태에서는 설명의 편의상, n형 반도체 영역(15)을 드리프트 영역(10)에 포함하는 것으로 한다.
베이스 영역(30)은 드리프트 영역(10) 위에 선택적으로 설치되어 있다. 베이스 영역(30)은 드리프트 영역(10)에 접하고 있다. 베이스 영역(30)의 p형 불순물 농도는, 예를 들어 1×1015㎝-3 이상 1×1018㎝-3 이하이다.
또한, 드리프트 영역(10)과 베이스 영역(30)의 사이에, 드리프트 영역의 n형 불순물 농도보다도 높은 n형 불순물 농도를 갖는 n형 배리어 영역이 설치되어 있어도 된다.
도 1에 도시하는 바와 같이, 복수의 베이스 영역(30)은 X 방향에 있어서 서로 이격되어 설치되어 있다. 도 2에 도시하는 바와 같이, 각각의 베이스 영역(30)은 Y 방향으로 연장되어 있다.
소스 영역(40)은 베이스 영역(30) 위에 선택적으로 설치되어 있다. 소스 영역(40)은 베이스 영역(30)의 적어도 일부와 접하고 있다. 소스 영역(40)의 n형 불순물 농도는 드리프트 영역(10)의 n형 불순물 농도보다도 높다. 소스 영역(40)의 n형 불순물 농도는, 예를 들어 1×1017㎝-3 이상 1×1021㎝-3 이하이다.
복수의 소스 영역(40)은 베이스 영역(30)과 마찬가지로, X 방향에 있어서 서로 이격되어 설치되어 있다. 또한, 도 2에 도시하는 바와 같이, 각각의 소스 영역(40)은 Y 방향으로 연장되어 있다.
베이스 영역(30)의 위에는, 복수의 p+형 콘택트 영역(60)(제6 반도체 영역)이 선택적으로 설치되어 있다. 도 2에 도시하는 바와 같이, 복수의 콘택트 영역(60)은 X 방향에 있어서 서로 이격되어 설치되어 있다. 콘택트 영역(60)의 p형 불순물 농도는, 예를 들어 1×1017㎝-3 이상 1×1021㎝-3 이하이다.
각각의 베이스 영역(30)의 위에는, 복수의 소스 영역(40)과 콘택트 영역(60)이 설치되어 있다. 또한, 소스 영역(40)과 콘택트 영역(60)은 Y 방향에 있어서 교대로 설치되어 있다.
반도체 장치(110)가 온 상태일 때, 전자는 소스 영역(40)을 통해서 드리프트 영역(10)에 주입되고, 정공은 콘택트 영역(60)을 통해서 드리프트 영역(10)으로부터 배출된다. 정공과 전자의 이동도 차이를 고려하면, 콘택트 영역(60)의 Y 방향의 치수는 소스 영역(40)의 Y 방향의 치수 이상인 것이 바람직하다. 보다 바람직하게는, 콘택트 영역(60)의 Y 방향의 치수는 소스 영역(40)의 Y 방향 치수의 2배 이상이다.
콜렉터 영역(50)이 설치된 깊이와 같은 깊이에 있어서, 콜렉터 영역(50)이 설치된 영역 이외의 영역에는, 복수의 n+형 반도체 영역(52)과, 복수의 n+형 반도체 영역(54)이 설치되어 있다.
도 3에 도시하는 바와 같이, n+형 반도체 영역(52)은 콜렉터 영역(50)의 사이에 설치되어 있다. 콜렉터 영역(50)과 n+형 반도체 영역(52)은 X 방향에 있어서 교대로 설치되어 있다. n+형 반도체 영역(52)은 Y 방향으로 연장되어 있다. n+형 반도체 영역(52)의 n형 불순물 농도는, 예를 들어 1×1017㎝-3 이상 1×1021㎝-3 이하이다.
n형 반도체 영역(15)의 아래이며, p-형 반도체 영역(13)이 설치된 영역 이외의 영역에는 n+형 반도체 영역(54)이 설치되어 있다. n+형 반도체 영역(54)의 n형 불순물 농도는, 예를 들어 1×1017㎝-3 이상 1×1021㎝-3 이하이다.
콜렉터 영역(50) 및 n+형 반도체 영역(52)과, n형 반도체 영역(15)의 사이에는 p-형 반도체 영역(13)이 설치되어 있다. p-형 반도체 영역(13)의 p형 불순물 농도는, 예를 들어 1×1015㎝-3 이상 1×1019㎝-3 이하이다.
p-형 반도체 영역(13) 및 n+형 반도체 영역(54)은 Y 방향으로 연장되어 있다.
p-형 반도체 영역(13)은 본 실시 형태에 필수적인 구성이 아니지만, 콜렉터 전극(D4)으로부터의 정공의 유입을 억제하기 위해서는 설치되어 있는 것이 바람직하다.
n+형 반도체 영역(52)은 본 실시 형태에 필수적인 구성이 아니지만, p-형 반도체 영역(13)과 콜렉터 전극(D4)을 전기적으로 충분히 접속하기 위해서는 설치되어 있는 것이 바람직하다.
n+형 반도체 영역(54)은 본 실시 형태에 필수적인 구성이 아니지만, 예를 들어 IGBT를 턴오프했을 때, 드리프트 영역(10)에 잔존하고 있는 캐리어를 보다 짧은시간에 배출하기 위해서는 설치되어 있는 것이 바람직하다.
게이트 전극(D1)은 드리프트 영역(10) 위에 선택적으로 설치되어 있다. 게이트 전극(D1)은 X 방향에 있어서, 베이스 영역(30)과 나란히 설치되어 있다.
게이트 전극(D1)은 인접하는 소스 영역(40)의 사이, 인접하는 콘택트 영역(60)의 사이 및 인접하는 베이스 영역(30)의 사이를 관통하여, 드리프트 영역(10)에까지 도달하고 있다.
게이트 전극(D1)은 Y 방향으로 연장되어 있다. 게이트 전극(D1)은, 예를 들어 불순물이 첨가된 다결정 실리콘이다. 게이트 전극(D1)의 재료로서 금속을 사용하는 것도 가능하다.
게이트 전극(D1)은 X 방향에 있어서, 게이트 절연막(80)(제1 절연막)을 개재하여 베이스 영역(30)과 대면하고 있다. 게이트 전극(D1)은 게이트 절연막(80)을 개재하여, 소스 영역(40)의 적어도 일부 및 드리프트 영역(10)의 일부와 대면하고 있어도 된다. 게이트 절연막(80)의 재료로서, 예를 들어 산화 실리콘 또는 질화 실리콘이 사용된다.
매립 전극(D2)은 드리프트 영역(10)의 위에 설치되어 있다. 매립 전극(D2)은 X 방향에 있어서, 인접하는 게이트 전극(D1)의 사이에 설치되어 있다. 매립 전극(D2)은 절연막(제2 절연막)(81)을 개재하여 드리프트 영역(10)의 일부와 대면하고 있다. 매립 전극(D2)은 소스 영역(40)과 도통하고 있어도 된다. 즉, 매립 전극(D2)은 소스 전극(D3)과 동일 전위여도 된다. 매립 전극(D2)은 게이트 전극(D1)을 따라 Y 방향으로 연장되어 있다. 매립 전극(D2)은, 예를 들어 필드 플레이트 전극으로서 기능할 수 있다.
절연막(81)은 매립 전극(D2)과 드리프트 영역(10)의 사이 이외에, 매립 전극(D2)과, p형 반도체 영역(70) 및 소스 전극(D3)의 사이에 형성되어 있다. 절연막(81)의 재료로서, 예를 들어 게이트 절연막(80)과 동일한 재료를 사용하는 것이 가능하다.
매립 전극(D2)의 하단부는, 게이트 전극(D1)의 하단부와 거의 동일한 깊이에 위치하고 있다. 따라서, 매립 전극(D2)이 소스 영역(40)과 도통하고 있을 경우, 반도체 장치(110)는 소스 전극(D3)의 일부가, 게이트 전극(D1)과 동일 정도까지 콜렉터 전극(D4)측으로 연장되어 있는 것과 등가인 구조를 갖는다. 이러한 구조에 의해, 게이트·콜렉터 간 용량이 저감되어, 게이트 전위의 제어성, 즉 스위칭 제어성을 향상시키는 것이 가능하게 된다. 구체적으로는, 게이트·콜렉터 간 용량에 기인하는 스위칭 속도의 저하가 억제된다.
소스 전극(D3)은 소스 영역(40) 및 콘택트 영역(60)의 위에 설치되어 있다. 소스 전극(D3)은 소스 영역(40) 및 콘택트 영역(60)에 접하고 있다. 소스 전극(D3)은 p형 반도체 영역(70)의 상방, 게이트 전극(D1)의 상방 및 매립 전극(D2)의 상방에도 설치되어 있다. 베이스 영역(30)은 콘택트 영역(60)을 개재하여 소스 전극(D3)과 오믹 접속되어 있다. 소스 전극(D3)은 고정 전위, 예를 들어 접지 전위에 접속된다.
소스 전극(D3)은 매립 전극(D2)의 위에 설치된 부분(D3a)을 포함한다.
본 실시 형태에 있어서, 부분(D3a)은 인접하는 베이스 영역(30)의 사이에 설치되어 있다. 각각의 게이트 전극(D1)에 대면하는 베이스 영역(30)은 하나의 매립 전극(D2)의 위에 설치된 부분(D3a)과 접촉하고 있다. 즉, 복수의 베이스 영역(30)이 하나의 부분(D3a)을 공유하고 있다.
또한, 부분(D3a)의 일부는, 절연막(81)의 일부를 개재하여 베이스 영역(30)과 대면하고 있다. 즉, 베이스 영역(30)은 그 측부에 있어서, 소스 전극(D3)과 직접 접하고 있는 부분과, 절연막(81)을 개재하여 대면하고 있는 부분을 갖는다.
p형 반도체 영역(70)은 드리프트 영역(10) 위의, 베이스 영역(30)이 설치된 영역 이외의 영역의 적어도 일부에 설치되어 있다. p형 반도체 영역(70)은 X 방향에 있어서, 게이트 전극(D1)에 대면하고 있다. X 방향에 있어서 인접하는 p형 반도체 영역(70)의 사이에는, p형 반도체 영역(70)에 인접하는 게이트 전극(D1)과, 게이트 전극(D1)의 사이에 설치된 매립 전극(D2)이 설치되어 있다. p형 반도체 영역(70)은 Z 방향(제5 방향)에 있어서, 콜렉터 영역(50) 및 n+형 반도체 영역(52)과 대면하고 있다.
p형 반도체 영역(70)과, 소스 전극(D3)의 사이에는 절연막(82)이 형성되어 있다. p형 반도체 영역(70)은 소스 전극(D3)과 접하지 않는다. 그로 인해, 드리프트 영역(10)에 존재하는 정공은, 베이스 영역(30)을 통해서 소스 전극(D3)으로 배출되지만, p형 반도체 영역(70)을 통해서는 소스 전극(D3)으로 배출되지 않는다. 따라서, 소스 전극(D3)을 향해서 흐르는 정공의 양이 감소하고, 상대적으로 드리프트 영역(10)으로의 전자의 주입량이 증가한다. 이 결과, 온저항이 낮아져, 온전압을 저감하는 것이 가능하게 된다. p형 반도체 영역(70)의 p형 불순물 농도는, 예를 들어 1×1015㎝-3 이상 1×1019㎝-3 이하이다.
또한, p형 반도체 영역(70)에 인접하는 2개의 게이트 전극(D1)의 사이이며, p형 반도체 영역(70)의 Y 방향에서의 단부에 있어서, p형 반도체 영역(70)에 있어서의 정공의 축적을 과도하게 방해하지 않는 범위에서, 소스 전극(D3)과 접하는 p형 반도체 영역이 설치되어 있어도 된다. 당해 p형 반도체 영역이 p형 반도체 영역(70)에 있어서의 정공의 축적을 과도하게 방해하지 않기 위해서는, 당해 p형 반도체 영역의 Y 방향에 있어서의 치수는, p형 반도체 영역(70)의 Y 방향에 있어서의 치수의 10분의 1 이하인 것이 바람직하다.
콜렉터 전극(제4 전극)(D4)은 콜렉터 영역(50) 및 n+형 반도체 영역(52) 아래에 설치되어 있다. 콜렉터 전극(D4)은 콜렉터 영역(50) 및 n+형 반도체 영역(52)에 접하고 있다. 콜렉터 영역(50)에는 콜렉터 전극(D4)으로부터 정공이 주입된다.
이어서, 반도체 장치(110)의 동작에 대해서 설명한다.
콜렉터 전극(D4)에 전위가 인가되고, 또한 소스 전극(D3)에 콜렉터 전극(D4)의 전위보다도 낮은 전위가 인가된 상태에서, 게이트 전극(D1)에 임계값 이상의 전위를 인가한다. 이에 의해, 베이스 영역(30)에 있어서의 게이트 절연막(80)과의 계면 부근에 채널(반전층)이 형성된다.
그리고, 예를 들어 소스 전극(D3)에 접지 전위 또는 부전위를 인가하고, 게이트 전극(D1)에 정전위를 인가한다. 콜렉터 전극(D4)에는, 게이트 전극(D1)보다도 높은 정전위를 인가한다. 이에 의해, 전자가 소스 영역(40)으로부터 채널을 통해서 베이스 영역(30)에 주입되고, 반도체 장치(110)가 온 상태가 된다. 이때, 정공은 콜렉터 영역(50)으로부터 드리프트 영역(10)에 주입된다. 드리프트 영역(10)에 주입된 정공은, 베이스 영역(30)을 통해서 콘택트 영역(60)으로부터 소스 전극(D3)으로 흐른다. 반도체 장치(110)가 온 상태일 때, 정공이 콜렉터 영역(50)으로부터 드리프트 영역(10)에 주입되어, 전도도 변조가 발생해서 드리프트 영역(10)의 저항이 감소된다.
그 후, 게이트 전극(D1)에 임계값보다도 낮은 전위가 인가되면, 베이스 영역(30)에 있어서의 반전층이 소멸되어, 오프 상태가 된다. 오프 상태에 있어서는, 드리프트 영역(10)에서 발생한 정공은, 콘택트 영역(60)을 통해서 소스 전극(D3)으로 배출된다. 콘택트 영역(60)에 의해, 드리프트 영역(10)에서 발생한 정공을 효율적으로 배출함으로써 파괴 내량을 향상시키는 것이 가능하게 된다.
반도체 장치의 온전압을 저감하기 위해서는, 드리프트 영역의 소스 전극측의 영역에 존재하는 정공의 밀도를 증가시키는 수법이 유효하다. 드리프트 영역의 소스 전극측의 영역에 존재하는 정공의 밀도를 증가시킴으로써, 드리프트 영역으로의 전자의 유입량이 증가하여, 온전압을 저감시키는 것이 가능하게 된다. 본 실시 형태에서는 게이트 전극(D1)의 일부를 씨닝하고 있다. 그리고, 게이트 전극(D1)이 씨닝된 영역(p형 반도체 영역(70))은 소스 전극(D3)에 접하지 않는다. p형 반도체 영역(70)은 소스 전극(D3)에 접하지 않기 때문에, 정공은 p형 반도체 영역(70)을 통해서 소스 전극(D3)으로 배출되지 않는다. 이로 인해, 드리프트 영역(10)의 소스 전극(D3)측의 영역에 존재하는 정공의 밀도를 증가시킬 수 있다.
이때, 게이트 전극(D1)이 씨닝된 영역에 p형 반도체 영역(70)을 설치함으로써, 반도체 장치에 있어서의 내압의 저하를 억제하는 것이 가능하게 된다.
여기서, 게이트 전극(D1)이 씨닝된 영역에 p형 반도체 영역(70)이 설치되어 있지 않고, n형 반도체 영역이 설치되어 있는 형태를 생각한다. 이 형태에 있어서, 콜렉터 전극(D4)에 소스 전극(D3)에 대하여 정의 전압이 인가되면, 베이스 영역(30)과 드리프트 영역(10)과의 pn 계면으로부터 공핍층이 넓어진다. 공핍층은, 게이트 전극(D1)과 매립(D2)의 사이 영역으로부터, 게이트 전극(D1) 및 매립 전극(D2)의 하방을 향해서 넓어진다. 이때, 도 1에 도시하는 예에 있어서, 매립 전극(D2)의 하방에서는, 매립 전극(D2)과, 당해 매립 전극(D2)에 인접하는 2개의 게이트 전극(D1)과의 사이에서 넓어지는 공핍층은 서로 겹쳐져, Z 방향을 향해서 연장된다. 이에 반해, 게이트 전극(D1)의 하방에서는, 공핍층은 호 형상으로 넓어진다. 이로 인해, 게이트 전극(D1)의 하방에 있어서, 전계 강도가 높아지고, 반도체 장치의 내압이 저하되는 경우가 있다.
이에 반해, 본 실시 형태에서는, 게이트 전극(D1)이 씨닝된 영역에 p형 반도체 영역(70)을 설치하고 있다. p형 반도체 영역(70)을 설치함으로써, p형 반도체 영역(70)과 드리프트 영역(10)과의 pn 계면으로부터도 공핍층이 넓어진다. 그리고, p형 반도체 영역(70)과 드리프트 영역(10)과의 pn 계면으로부터의 공핍층이, 베이스 영역(30)과 드리프트 영역(10)과의 pn 계면으로부터의 공핍층과, 게이트 전극(D1)의 하방에 있어서 겹쳐져 공핍층이 Z 방향으로 연장된다. 이로 인해, 게이트 전극(D1)의 하방에서의 전계 강도의 상승을 억제하고, 반도체 장치의 내압 저하를 억제하는 것이 가능하게 된다.
한편, 게이트 전극(D1)을 씨닝하여 게이트 전극(D1)의 수를 감소시키면, 단위 면적당 채널수가 감소되고, 드리프트 영역(10)으로의 절대적인 전자의 주입량이 감소되어버린다.
따라서, 반도체 장치의 온전압을 더 저감시키기 위해서는, 게이트 전극(D1)끼리의 간격, 또는 게이트 전극(D1)과 전극(D2)의 간격을 작게 하여, 단위 면적당 게이트 전극(D1)의 수를 증가시키는 것이 바람직하다. 이렇게 하면, 단위 면적당의 채널수가 증가하고, 드리프트 영역(10)으로의 전자의 주입량이 증가하여, 온전압을 저감할 수 있다.
또한, 전극끼리의 간격(게이트 전극(D1)끼리의 간격, 또는 게이트 전극(D1)과 전극(D2)의 간격)을 좁게 함으로써, 정공이 소스 전극(D3)으로 배출되기 어려워진다. 이 결과, 드리프트 영역(10)에 주입되는 상대적인 전자의 밀도를 증가시킬 수 있다.
그러나, 전극끼리의 간격을 좁혀 가면, 소스 전극(D3)과 콘택트 영역(60)의 접촉 면적이 작아져, 베이스 영역(30)과 소스 전극(D3) 사이의 전기적 접속이 충분히 취해지지 않게 된다는 문제가 새롭게 발생한다.
베이스 영역(30)과 소스 전극(D3)의 전기적 접속이 충분하지 않으면, 베이스 영역(30)이 소스 전극(D3)과 동일 전위로 되지 않고, 베이스 영역(30)의 전위가 불안정해진다. 그 결과, 베이스 영역(30)에 형성되는 채널이 불안정해지고, 베이스 영역(30)으로의 전자의 공급량이 감소한다는 문제가 발생할 수 있다.
이에 반해, 본 실시 형태에서는 베이스 영역(30)이 소스 전극(D3)과 직접 접하는 구조를 갖고 있다. 베이스 영역(30)은 그 측부에 있어서, 소스 전극(D3)과 직접 접하고 있다.
이로 인해, 게이트 전극(D1)과 매립 전극(D2)의 간격이 작은 경우에 있어서도, 베이스 영역(30)을 소스 전극(D3)과 충분히 전기적으로 접속시켜, 베이스 영역(30)의 전위를 안정시키는 것이 가능하게 된다. 이 결과, 베이스 영역(30)에 형성되는 채널을 안정시킬 수 있다.
이상과 같이, 본 실시 형태에서는, 게이트 전극(D1)을 씨닝한 영역에 소스 전극(D3)과 접하지 않는 p형 반도체 영역(70)을 설치함으로써, 게이트 전극(D1) 하방에 있어서의 전계 강도의 상승을 억제하면서, 드리프트 영역(10)의 소스 전극(D3)측의 영역에 존재하는 정공의 밀도를 높일 수 있다.
그리고, 베이스 영역(30)이 소스 전극(D3)과 접함으로써, 게이트 전극(D1)을 씨닝한 경우에도, 채널 밀도의 감소를 억제하면서, 베이스 영역(30)으로의 전자의 공급을 안정시키는 것이 가능하게 된다.
이 결과, 반도체 장치의 내압의 저하를 억제하면서, 드리프트 영역(10)에 있어서의 캐리어의 밀도를 증가시켜서, 반도체 장치의 온전압을 크게 저감시키는 것이 가능하게 된다.
또한, 복수의 베이스 영역(30)이 부분(D3a)을 공유함으로써 베이스 영역(30)을 소스 전극(D3)과 접촉시키기 위해서 필요한 매립 전극(D2) 및 부분(D3a)의 수를 저감시켜, 채널 밀도를 높이는 것이 가능하게 된다.
또한, 절연막(81)이 베이스 영역(30)과 소스 전극(D3)(부분(D3a)) 사이까지 연장되어 있음으로써, 채널을 안정시키고, 베이스 영역(30)으로의 전자의 공급을 안정시키는 것이 가능하게 된다.
이것은 이하의 이유에 따른 것이다.
매립 전극(D2)이 고정 전위에 접속되었을 때, 드리프트 영역(10)의 매립 전극(D2)과 대면하는 영역에는, 반전층(전자의 축적 영역)이 형성된다. 이 반전층에는 전자가 축적된다. 반전층과 소스 전극(D3) 사이의 거리가 짧아지면, 전자가 반전층으로부터 소스 전극(D3)으로 흘러버려, 반도체 장치가 정상적으로 동작하지 않을 가능성이 발생한다. 절연막(81)이 베이스 영역(30)과 소스 전극(D3) 사이까지 연장되어 있음으로써, 소스 전극(D3)과 드리프트 영역(10)의 반전층을 충분히 이격시킬 수 있다.
(제2 실시 형태)
도 4 및 도 5는 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 5는 도 4의 단면도에 있어서의 A-A' 단면도이다.
도 4는 도 5의 단면도에 있어서의 B-B' 단면도이다.
본 실시 형태에 따른 반도체 장치(120)는 제1 실시 형태에 따른 반도체 장치(110)와 비교하여, 게이트 전극(D1)과 매립 전극(D2) 사이의 위치 관계가 상이하다.
p형 반도체 영역(70)은 드리프트 영역(10) 상이며, 매립 전극(D2)에 대면하는 위치에 설치되어 있다. X 방향에 있어서 인접하는 p형 반도체 영역(70)의 사이에는, p형 반도체 영역(70)에 인접하는 매립 전극(D2)과, 매립 전극(D2)의 사이에 설치된 게이트 전극(D1)이 설치되어 있다.
상술한 바와 같이, 반도체 장치의 온 상태에서는, p형 반도체 영역(70)은 소스 전극(D3)과 접하지 않기 때문에, p형 반도체 영역(70)에 정공이 축적된다. 이로 인해, p형 반도체 영역(70)과 게이트 전극(D1)이 대면하고 있으면, p형 반도체 영역(70)에 축적된 정공에 의해 게이트 전극(D1)에 음전하가 유기되고, 게이트 전극(D1)에 부성(負性) 용량이 발생하는 경우가 있다. 게이트 전극(D1)에 부성 용량이 발생하면, 반도체 장치를 스위칭했을 때의 게이트 전극(D1)의 전압 발진이나, 반도체 장치를 턴온했을 때의 과전류 등이 발생하여, 반도체 장치의 파괴에 이르는 경우가 있다. 따라서, 게이트 전극(D1)에 유기되는 음전하는 작은 것이 바람직하다.
본 실시 형태에서는, p형 반도체 영역(70)과 대면하는 위치에 매립 전극(D2)을 설치하고 있다. 제1 실시 형태에 있어서는, p형 반도체 영역(70)과 게이트 전극(D1) 사이의 거리가, p형 반도체 영역(70)과 매립 전극(D2) 사이의 거리보다도 짧았다. 이에 반해, 본 실시 형태에서는, p형 반도체 영역(70)과 게이트 전극(D1) 사이의 거리가, p형 반도체 영역(70)과 매립 전극(D2) 사이의 거리보다도 길다.
이로 인해, p형 반도체 영역(70)에 축적된 정공에 의해 발생하는 게이트 전극(D1)으로의 음전하의 유기를 억제하는 것이 가능하게 된다.
또한, 본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로 p형 반도체 영역(70)을 설치하고, 베이스 영역(30)과 소스 전극(D3)을 직접 접촉시키고 있기 때문에, 반도체 장치의 내압의 저하를 억제하면서, 온전압을 크게 저감시키는 것이 가능하게 된다.
(제3 실시 형태)
도 6, 도 7 및 도 8은 제3 실시 형태에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 도 6의 단면도에 있어서의 A-A' 단면도이다.
도 8은 도 6의 단면도에 있어서의 B-B' 단면도이다.
도 6은 도 7의 단면도에 있어서의 C-C' 단면도이다.
도 6은 도 8의 단면도에 있어서의 C-C' 단면도이기도 하다.
본 실시 형태에 따른 반도체 장치(130)는 제2 실시 형태에 따른 반도체 장치(120)와 비교하여, p-형 반도체 영역(13), 콜렉터 영역(50), n+형 반도체 영역(52) 및 n+형 반도체 영역(54)과, 게이트 전극(D1) 사이의 위치 관계가 상이하다.
본 실시 형태에서는, 도 8에 도시하는 바와 같이, n+형 반도체 영역(52) 및 n+형 반도체 영역(54)은 X 방향으로 연장되어 있다. 또한, n+형 반도체 영역(52)과 콜렉터 영역(50)은 Y 방향으로 교대로 설치되어 있다.
한편, 게이트 전극(D1)은 Y 방향에 있어서 복수 설치되어 있고, X 방향으로 연장되어 있다.
즉, 게이트 전극(D1)이 복수 설치되어 있는 방향은 n+형 반도체 영역(52)과n+형 반도체 영역(54)이 교대로 설치되어 있는 방향과 직교하고 있다.
또한, 이후에는 설명을 용이하게 하기 위해서 n+형 반도체 영역(52) 및 n+형 반도체 영역(54)을 합해서 하부 구조라고 부른다.
이와 같은 구성을 채용함으로써, 게이트 전극(D1)이 복수 설치되어 있는 방향이, n+형 반도체 영역(52) 및 n+형 반도체 영역(54)이 교대로 설치되어 있는 방향과 같은 경우에 비하여, 콜렉터 전극(D4)과 소스 전극(D3) 사이의 캐리어 이동이, 게이트 전극(D1)과 하부 구조의 위치 관계에 따른 영향을 받기 어려워져, 반도체 장치에 있어서의 동작을 안정시키는 것이 가능하게 된다.
또한, 게이트 전극(D1)이 복수 설치되어 있는 방향은, n+형 반도체 영역(52) 및 n+형 반도체 영역(54)이 교대로 설치되어 있는 방향과 직교하는 것이 가장 바람직하다. 그러나, 게이트 전극(D1)이 복수 설치되어 있는 방향이, n+형 반도체 영역(52) 및 n+형 반도체 영역(54)이 교대로 설치되어 있는 방향과 교차하고 있으면, 상술한 효과를 얻는 것이 가능하다. 즉, 게이트 전극(D1)이 연장되어 있는 방향을 제1 방향이라 하고, 상부 구조가 연장되어 있는 제1 방향에 대하여 직교하는 방향을 제2 방향이라 한다. 그리고, n+형 반도체 영역(52)과 콜렉터 영역(50)이 연장되어 있는 방향을 제3 방향이라 하고, 하부 구조가 연장되어 있는 제3 방향에 대하여 직교하는 방향을 제4 방향이라 한다. 이때, 제1 방향과 제3 방향이 교차하고 있으면, 상부 구조와 하부 구조의 위치 관계에 의한, 콜렉터 전극(D4)과 소스 전극(D3) 사이의 캐리어 이동으로의 영향을 저감할 수 있다.
또한, 본 실시 형태에 있어서도, 제1 실시 형태 및 제2 실시 형태와 마찬가지로 p형 반도체 영역(70)을 설치하고, 베이스 영역(30)과 소스 전극(D3)을 직접 접촉시킴으로써, 반도체 장치의 내압의 저하를 억제하면서, 온전압을 크게 저감시키는 것이 가능하게 된다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함되는 동시에, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다. 또한, 상술한 각 실시 형태는 서로 조합해서 실시할 수 있다.
10: 드리프트 영역
13: p-형 반도체 영역
15: n형 반도체 영역
30: 베이스 영역
40: 소스 영역
50: 콜렉터 영역
52: n+형 반도체 영역
54: n+형 반도체 영역
60: 콘택트 영역
70: p형 반도체 영역
80: 게이트 절연막
81: 절연막
82: 절연막
110, 120, 130: 반도체 장치
D1: 게이트 전극
D2: 매립 전극
D3: 소스 전극
D4: 콜렉터 전극

Claims (8)

  1. 제2 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 위에 설치된 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위에 선택적으로 설치된 제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역 위에 선택적으로 설치된 제1 도전형의 제4 반도체 영역과,
    상기 제3 반도체 영역 위에 선택적으로 설치된 제2 도전형의 제5 반도체 영역과,
    게이트 전극과,
    제2 절연막을 개재하여 상기 제2 반도체 영역 내에 설치된 제1 전극과,
    상기 제5 반도체 영역에 접하고, 또한 상기 제3 반도체 영역에 접하는 제2 전극과,
    상기 제3 반도체 영역이 설치된 영역 이외의 상기 제2 반도체 영역 위의 적어도 일부에 설치되고, 상기 제2 전극과 접하지 않는 제2 도전형의 제6 반도체 영역을 구비하고,
    상기 게이트 전극은, 상기 제3 반도체 영역과 상기 제6 반도체 영역 사이에 제1 절연막을 개재하여 위치하고,
    상기 제2 반도체 영역의 일부는 상기 게이트 전극과 상기 제1 전극 사이에 설치된, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극은 복수 설치되고,
    상기 제1 전극은 상기 복수의 게이트 전극의 사이에 설치되고,
    상기 제6 반도체 영역은 상기 게이트 전극에 대면하고 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 전극은 복수 설치되어 있고,
    상기 게이트 전극은 상기 복수의 제1 전극의 사이에 설치되고,
    상기 제6 반도체 영역은 상기 제1 전극에 대면하고 있는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극은 상기 제2 절연막의 일부를 개재하여 상기 제2 반도체 영역 내에 위치하고,
    상기 제2 전극의 일부는 상기 제2 절연막의 다른 일부를 개재하여 상기 제3 반도체 영역 내에 위치하고 있는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역 아래에 선택적으로 설치된 복수의 제1 도전형의 제7 반도체 영역을 더 구비하고,
    상기 제1 반도체 영역은 상기 제2 반도체 영역 아래에 복수 설치되고,
    상기 제7 반도체 영역은 인접하는 상기 제1 반도체 영역의 사이에 설치된, 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 전극은 제1 방향으로 연장되고,
    상기 게이트 전극은 상기 제1 방향과 직교하는 제2 방향에 있어서 복수 설치되고,
    상기 제1 반도체 영역과 상기 제7 반도체 영역은 제3 방향에 있어서 교대로 설치되고,
    상기 제1 반도체 영역과 상기 제7 반도체 영역은 상기 제3 방향과 직교하는 제4 방향으로 연장되고,
    상기 제2 방향과 상기 제4 방향은 서로 교차하는 방향인, 반도체 장치.
  7. 제6항에 있어서, 상기 제2 방향과 상기 제4 방향은 서로 직교하는 방향인, 반도체 장치.
  8. 제6항에 있어서, 상기 제1 반도체 영역과 상기 제7 반도체 영역은, 상기 제2 방향 및 상기 제4 방향과 직교하는 제5 방향에 있어서, 상기 제6 반도체 영역과 대면하고 있는, 반도체 장치.
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