TW201611274A - 半導體裝置 - Google Patents

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Mitsuhiko Kitagawa
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Toshiba Kk
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Abstract

本發明之實施形態提供一種半導體裝置，其能夠抑制耐壓之降低，並且可使導通電壓降低。 實施形態之半導體裝置包含第2導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、第1導電型之第4半導體區域、第2導電型之第5半導體區域、閘極電極、第1電極、第2電極、及第2導電型之第6半導體區域。第3半導體區域選擇性地設置於第2半導體區域上。第4半導體區域及第5半導體區域選擇性地設置於第3半導體區域上。第1電極介隔第2絕緣膜而設置於第2半導體區域內。第2電極與第5半導體區域相接，且與第3半導體區域相接。第6半導體區域設置於第2半導體區域上之除設置有第3半導體區域之區域以外之至少一部分。第6半導體區域未與第1電極相接。

Description

半導體裝置 [關聯申請案]
本申請案享有以日本專利申請案2014-181139號(申請日：2014年9月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
作為半導體裝置，廣泛使用IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極電晶體)。
於IGBT中，當對閘極電極施加特定電壓時，自發射極區域對漂移區域供給電子，且自集極區域對漂移區域供給電洞。此時，藉由供給至漂移區域之電子及電洞而產生傳導率調節，由此使導通電壓降低。
然而，對於IGBT，期待一種能夠抑制耐壓之降低並且使導通電壓進一步降低之技術。
本發明所欲解決之問題在於提供一種半導體裝置，其能夠抑制耐壓之降低，並且可使導通電壓降低。
實施形態之半導體裝置包含第2導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、第1導電型之第4半導體區域、第2導電型之第5半導體區域、閘極電極、第1電極、第 2電極、及第2導電型之第6半導體區域。
第2半導體區域設置於第1半導體區域上。
第3半導體區域選擇性地設置於第2半導體區域上。
第4半導體區域選擇性地設置於第3半導體區域上。
第5半導體區域選擇性地設置於第3半導體區域上。
第1電極介隔第2絕緣膜而設置於第2半導體區域內。
第2電極與第5半導體區域相接。第2電極與第3半導體區域相接。
第6半導體區域設置於上述第2半導體區域上之除設置有第3半導體區域之區域以外之至少一部分。第6半導體區域未與第1電極相接。
閘極電極介隔第1絕緣膜而位於第3半導體區域與第6半導體區域之間。
第2半導體區域之一部分設置於上述閘極電極與上述第1電極之間。
10‧‧‧漂移區域
13‧‧‧p-型半導體區域
15‧‧‧n型半導體區域
30‧‧‧基極區域
40‧‧‧源極區域
50‧‧‧集極區域
52‧‧‧n+型半導體區域
54‧‧‧n+型半導體區域
60‧‧‧接觸區域
70‧‧‧p型半導體區域
80‧‧‧閘極絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
110‧‧‧半導體裝置
120‧‧‧半導體裝置
130‧‧‧半導體裝置
D1‧‧‧閘極電極
D2‧‧‧埋入電極
D3‧‧‧源極電極
D3a‧‧‧部分
D4‧‧‧集極電極
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體裝置之一部分之C-C'剖視圖。
圖2係表示第1實施形態之半導體裝置之一部分之A-A'剖視圖。
圖3係表示第1實施形態之半導體裝置之一部分之B-B'剖視圖。
圖4係表示第2實施形態之半導體裝置之一部分之B-B'剖視圖。
圖5係表示第2實施形態之半導體裝置之一部分之A-A'剖視圖。
圖6係表示第3實施形態之半導體裝置之一部分之C-C'剖視圖。
圖7係表示第3實施形態之半導體裝置之一部分之A-A'剖視圖。
圖8係表示第3實施形態之半導體裝置之一部分之B-B'剖視圖。
以下，一面參照圖式一面對本發明之各實施形態進行說明。
再者，圖式係模式性或概念性之圖式，各部分之厚度與寬度之 關係、部分間之大小之比率等並非必須與實際情況相同。又，即便於表示相同部分之情形時，亦存於相互之尺寸或比率根據圖式而不同之情況。
再者，於本案說明書及各圖中，對與於已說明之圖中敍述之要素相同之要素標註相同之符號，並適當省略詳細說明。
各實施形態中說明之半導體區域之導電型為一例，亦可使各半導體區域之p型與n型全部反轉而實施各實施形態之半導體裝置。
於以下之說明中，n+、n、n-及p+、p、p-之記述係表示各導電型之雜質濃度之相對性之高低。即，n+表示與n相比n型雜質濃度相對性地較高，且n-表示與n相比n型雜質濃度相對性地較低。又，p+表示與p相比p型雜質濃度相對性地較高，且p-表示與p相比p型雜質濃度相對性地較低。
(第1實施形態)
圖1、圖2、及圖3係表示第1實施形態之半導體裝置之剖視圖。
圖2係圖1之剖視圖中之A-A'剖視圖。
圖3係圖1之剖視圖中之B-B'剖視圖。
圖1係圖2之剖視圖中之C-C'剖視圖。
圖1亦係圖3之剖視圖中之C-C'剖視圖。
如圖1所示，第1實施形態之半導體裝置110包含p+型集極區域50(第1半導體區域)、n-型漂移區域10(第2半導體區域)、p型基極區域30(第3半導體區域)、n+型源極區域40(第4半導體區域)、p+型接觸區域60(第5半導體區域)、p型半導體區域70(第6半導體區域)、閘極電極D1、埋入電極(第1電極)D2、源極電極(第2電極)D3、及集極電極D4。半導體裝置110例如為IGBT。
此處，為了進行說明，將自漂移區域10朝基極區域30之方向設為上(上側)，且將其相反方向設為下(下側)。
又，將自漂移區域10朝集極區域50之方向設為Z方向。將相對於Z方向而正交之方向設為X方向。將相對於Z方向及X方向而正交之方向設為Y方向。
如圖1所示，集極區域50於X方向設置有複數個。而且，如圖3所示，集極區域50於Y方向延伸。集極區域50之p型雜質濃度例如為大於等於1×1017cm-3且小於等於1×1021cm-3。
漂移區域10設置於集極區域50上。於漂移區域10與集極區域50之間亦可設置有n型半導體區域15。漂移區域10之n型雜質濃度例如為大於等於1×1012cm-3且小於等於1×1016cm-3。
再者，本實施形態中，為了方便說明，將n型半導體區域15設為包含於漂移區域10。
基極區域30選擇性地設置於漂移區域10上。基極區域30與漂移區域10相接。基極區域30之p型雜質濃度例如為大於等於1×1015cm-3且小於等於1×1018cm-3。
再者，於漂移區域10與基極區域30之間，亦可設置具有較漂移區域之n型雜質濃度高之n型雜質濃度之n型阻障區域。
如圖1所示，複數個基極區域30於X方向相互隔開而設置。如圖2所示，各個基極區域30於Y方向延伸。
源極區域40選擇性地設置於基極區域30上。源極區域40與基極區域30之至少一部分相接。源極區域40之n型雜質濃度高於漂移區域10之n型雜質濃度。源極區域40之n型雜質濃度例如為大於等於1×1017cm-3且小於等於1×1021cm-3。
複數個源極區域40與基極區域30同樣地，於X方向相互隔開而設置。又，如圖2所示，各個源極區域40於Y方向延伸。
於基極區域30上，選擇性地設置有複數個p+型接觸區域60(第6半導體區域)。如圖2所示，複數個接觸區域60於X方向相互隔開而設 置。接觸區域60之p型雜質濃度例如為大於等於1×1017cm-3且小於等於1×1021cm-3。
於各個基極區域30上，設置有複數個源極區域40與接觸區域60。又，源極區域40與接觸區域60於Y方向交替設置。
於半導體裝置110為導通狀態時，電子通過源極區域40而注入至漂移區域10，且電洞通過接觸區域60而自漂移區域10排出。如果考慮電洞與電子之遷移率之不同，則較理想的是接觸區域60之Y方向之尺寸大於等於源極區域40之Y方向之尺寸。更理想的是接觸區域60之Y方向之尺寸大於等於源極區域40之Y方向之尺寸之2倍。
於與設置有集極區域50之深度相同之深度，於除設置有集極區域50之區域以外之區域，設置有複數個n+型半導體區域52、及複數個n+型半導體區域54。
如圖3所示，n+型半導體區域52設置於集極區域50之間。集極區域50與n+型半導體區域52於X方向交替設置。n+型半導體區域52於Y方向延伸。n+型半導體區域52之n型雜質濃度例如為大於等於1×1017cm-3且小於等於1×1021cm-3。
於n型半導體區域15下、且除設置有p-型半導體區域13之區域以外之區域，設置有n+型半導體區域54。n+型半導體區域54之n型雜質濃度例如為大於等於1×1017cm-3且小於等於1×1021cm-3。
於集極區域50及n+型半導體區域52與n型半導體區域15之間，設置有p-型半導體區域13。p-型半導體區域13之p型雜質濃度例如為大於等於1×1015cm-3且小於等於1×1019cm-3。
p-型半導體區域13及n+型半導體區域54於Y方向延伸。
p-型半導體區域13並非為本實施形態中必需之構成，但為了抑制來自集極電極D4之電洞之流入，較理想的是設置該p-型半導體區域13。
n+型半導體區域52並非為本實施形態中必需之構成，但為了將p-型半導體區域13與集極電極D4充分地電性連接，較理想的是設置該n+型半導體區域52。
n+型半導體區域54並非為本實施形態必需之構成，但為了例如於斷開IGBT時以更短之時間排出殘存於漂移區域10之載子，較理想的是設置該n+型半導體區域54。
閘極電極D1選擇性地設置於漂移區域10上。閘極電極D1於X方向上，以與基極區域30並列之方式設置。
閘極電極D1貫通相鄰之源極區域40之間、相鄰之接觸區域60之間、及相鄰之基極區域30之間，且到達漂移區域10。
閘極電極D1於Y方向延伸。閘極電極D1例如係添加有雜質之多晶矽。作為閘極電極D1之材料，亦可使用金屬。
閘極電極D1於X方向上，介隔閘極絕緣膜80(第1絕緣膜)而與基極區域30相鄰。閘極電極D1亦可介隔閘極絕緣膜80而與源極區域40之至少一部分及漂移區域10之一部分相鄰。作為閘極絕緣膜80之材料，可使用例如氧化矽或氮化矽。
埋入電極D2設置於漂移區域10上。埋入電極D2於X方向上，設置於相鄰之閘極電極D1之間。埋入電極D2介隔絕緣膜(第2絕緣膜)81而與漂移區域10之一部分相鄰。埋入電極D2亦可與源極區域40導通。即，埋入電極D2亦可與源極電極D3為相同電位。埋入電極D2沿閘極電極D1而於Y方向延伸。埋入電極D2可作為例如場板電極而發揮功能。
絕緣膜81除設置於埋入電極D2與漂移區域10之間以外，還設置於埋入電極D2與p型半導體區域70及源極電極D3之間。作為絕緣膜81之材料，可使用例如與閘極絕緣膜80相同之材料。
埋入電極D2之下端位於與閘極電極D1之下端大致相同之深 度。因此，半導體裝置110具有與如下情況等效之構造，即於埋入電極D2與源極區域40導通之情形時，源極電極D3之一部分向集極電極D4側延伸至與閘極電極D1相同程度為止。根據該構造，能夠使閘極與集極間電容降低，從而可提高閘極電位之控制性即切換控制性。具體而言，可抑制由閘極與集極間電容導致之切換速度之降低。
源極電極D3設置於源極區域40及接觸區域60上。源極電極D3與源極區域40及接觸區域60相接。源極電極D3亦設置於p型半導體區域70之上方、閘極電極D1之上方及埋入電極D2之上方。基極區域30介隔接觸區域60而與源極電極D3歐姆連接。源極電極D3連接於固定電位、例如接地電位。
源極電極D3包含設置於埋入電極D2上之部分D3a。
本實施形態中，部分D3a設置於相鄰之基極區域30之間。與各個閘極電極D1相鄰之基極區域30與設置於一個埋入電極D2上之部分D3a相接。即，複數個基極區域30共有1個部分D3a。
又，部分D3a之一部分介隔絕緣膜81之一部分而與基極區域30相鄰。即，基極區域30於其側部，包含與源極電極D3直接相接之部分、及介隔絕緣膜81而與源極電極D3相鄰之部分。
p型半導體區域70設置於漂移區域10上之除設置有基極區域30之區域以外之區域之至少一部分。p型半導體區域70於X方向上，與閘極電極D1相鄰。於X方向上相鄰之p型半導體區域70之間，設置有與p型半導體區域70相鄰之閘極電極D1、及設置於閘極電極D1之間之埋入電極D2。p型半導體區域70於Z方向(第5方向)上，與集極區域50及n+型半導體區域52相鄰。
於p型半導體區域70與源極電極D3之間設置有絕緣膜82。p型半導體區域70未與源極電極D3相接。因此，存在於漂移區域10之電洞 經由基極區域30而排出至源極電極D3，但並未經由p型半導體區域70而排出至源極電極D3。由此，流向源極電極D3之電洞之量減少，且注入至漂移區域10之電子之注入量相對性地增加。其結果，導通電阻變低，從而能夠降低導通電壓。p型半導體區域70之p型雜質濃度例如為大於等於1×1015cm-3且小於等於1×1019cm-3。
再者，於與p型半導體區域70相鄰之2個閘極電極D1之間、且p型半導體區域70之Y方向之端部，亦可於不過度地妨礙p型半導體區域70之電洞之蓄積之範圍，設置與源極電極D3相接之p型半導體區域。 該p型半導體區域為了不過度地妨礙p型半導體區域70之電洞之蓄積，較理想的是該p型半導體區域之Y方向之尺寸小於等於p型半導體區域70的Y方向之尺寸之10分之1。
集極電極(第4電極)D4設置於集極區域50及n+型半導體區域52下。集極電極D4與集極區域50及n+型半導體區域52相接。於集極區域50中，自集極電極D4注入電洞。
接下來，對半導體裝置110之動作進行說明。
於對集極電極D4施加有電位，且對源極電極D3施加有相較集極電極D4之電位低之電位的狀態下，對閘極電極D1施加大於等於臨界值之電位。由此，於基極區域30之與閘極絕緣膜80之界面附近形成有通道(反轉層)。
而且，例如對源極電極D3施加接地電位或負電位，且對閘極電極D1施加正電位。對集極電極D4施加相較閘極電極D1高之正電位。 由此，將電子自源極區域40經由通道而注入至基極區域30，半導體裝置110成為導通狀態。此時，將電洞自集極區域50注入至漂移區域10。注入至漂移區域10之電洞通過基極區域30而自接觸區域60流向源極電極D3。於半導體裝置110為導通狀態時，將電洞自集極區域50注入至漂移區域10，產生傳導率調節而使漂移區域10之電阻減少。
其後，當對閘極電極D1施加相較臨界值低之電位時，基極區域30之反轉層消失而成為斷開狀態。於斷開狀態下，於漂移區域10產生之電洞通過接觸區域60而向源極電極D3排出。藉由接觸區域60而將於漂移區域10產生之電洞效率良好地排出，因而可使破壞耐量提高。
為了降低半導體裝置之導通電壓，有效之方法係增加存在於漂移區域之源極電極側之區域之電洞之密度。藉由使存在於漂移區域之源極電極側之區域之電洞之密度增加，可增加電子向漂移區域之流入量，從而能夠使導通電壓降低。本實施形態中，剔除閘極電極D1之一部分。而且，閘極電極D1被剔除之區域(p型半導體區域70)未與源極電極D3相接。由於p型半導體區域70未與源極電極D3相接，因而電洞並未經由p型半導體區域70而排出至源極電極D3。因此，可使存在於漂移區域10之源極電極D3側之區域之電洞之密度增加。
此時，於閘極電極D1被剔除之區域設置有p型半導體區域70，因而能夠抑制半導體裝置之耐壓之降低。
此處，考慮於閘極電極D1被剔除之區域設置n型半導體區域而不設置p型半導體區域70之形態。於此形態下，當對集極電極D4施加相對於源極電極D3為正電壓時，空乏層自基極區域30與漂移區域10之pn界面擴展。空乏層自閘極電極D1與埋入電極D2之間之區域向閘極電極D1及埋入電極D2之下方擴展。此時，於圖1所示之例中，於埋入電極D2之下方，自埋入電極D2與相鄰於該埋入電極D2之2個閘極電極D1之間擴展之空乏層相互重疊，且朝Z方向延伸。相對於此，於閘極電極D1之下方，空乏層以弧狀擴展。因此，於閘極電極D1之下方，電場強度變高，從而有半導體裝置之耐壓降低之情況。
相對於此，本實施形態中，於閘極電極D1被剔除之區域設置有p型半導體區域70。藉由設置有p型半導體區域70，空乏層亦自p型半導體區域70與漂移區域10之pn界面擴展。而且，來自p型半導體區域70 與漂移區域10之pn界面之空乏層、與來自基極區域30與漂移區域10之pn界面之空乏層於閘極電極D1的下方重疊，且空乏層於Z方向延伸。 因此，能夠抑制閘極電極D1下方之電場強度上升，且可抑制半導體裝置之耐壓降低。
另一方面，當剔除閘極電極D1而使閘極電極D1之數量減少時，每單位面積之通道數減少，從而電子向漂移區域10之絕對注入量減少。
因此，為了進一步降低半導體裝置之導通電壓，優選使閘極電極D1彼此之間隔、或閘極電極D1與電極D2之間隔減小而使每單位面積之閘極電極D1之數量增加。如此一來，每單位面積之通道數增加，電子向漂移區域10之注入量增加，從而可降低導通電壓。
又，藉由縮小電極彼此之間隔(閘極電極D1彼此之間隔、或閘極電極D1與電極D2之間隔)，可使電洞難以排出至源極電極D3。其結果，可使注入至漂移區域10之電子之密度相對性地增加。
然而，如果縮小電極彼此之間隔，則源極電極D3與接觸區域60之相接面積變小，從而新產生如下之問題，即無法充分地取得基極區域30與源極電極D3之間之電性連接。
當基極區域30與源極電極D3之電性連接不充分時，基極區域30不會成為與源極電極D3相同之電位，基極區域30之電位變得不穩定。其結果，可產生如下之問題，即於基極區域30形成之通道變得不穩定，電子向基極區域30之供給量減少。
相對於此，本實施形態中，具有基極區域30與源極電極D3直接相接之構造。基極區域30於其側部與源極電極D3直接相接。
因此，即便於閘極電極D1與埋入電極D2之間隔較小之情形時，亦能夠將基極區域30與源極電極D3充分地電性連接，從而可使基極區域30之電位穩定。其結果，可使於基極區域30形成之通道穩定。
如上所述，本實施形態中，藉由於剔除閘極電極D1之區域設置未與源極電極D3相接之p型半導體區域70，能夠抑制閘極電極D1下方之電場強度之上升，並且可提高存在於漂移區域10之源極電極D3側之區域之電洞之密度。
而且，藉由基極區域30與源極電極D3相接，即便於剔除閘極電極D1之情形時，亦能夠抑制通道密度之減少，並且可使電子向基極區域30之供給穩定。
其結果，能夠抑制半導體裝置之耐壓之降低，並且可使漂移區域10之載子之密度增加，從而可使半導體裝置之導通電壓大大降低。
又，複數個基極區域30共有部分D3a，因此可減少用以使基極區域30與源極電極D3相接所需要之埋入電極D2及部分3Da之數量，從而可提高通道密度。
又，藉由絕緣膜81延伸至基極區域30與源極電極D3(部分D3a)之間，而能夠使通道穩定，從而可使電子向基極區域30之供給穩定。
此理由在於以下。
於將埋入電極D2連接至固定電位時，於漂移區域10之與埋入電極D2相鄰之區域形成有反轉層(電子之蓄積區域)。於該反轉層蓄積電子。當反轉層與源極電極D3之間之距離變短時，電子自反轉層流動至源極電極D3，從而產生半導體裝置無法正常地動作之可能性。藉由絕緣膜81延伸至基極區域30與源極電極D3之間，而可使源極電極D3與漂移區域10之反轉層充分地隔開。
(第2實施形態)
圖4及圖5係表示第2實施形態之半導體裝置之構成之剖視圖。
圖5係圖4之剖視圖中之A-A'剖視圖。
圖4係圖5之剖視圖中之B-B'剖視圖。
本實施形態之半導體裝置120中，與第1實施形態之半導體裝置 110相比較，閘極電極D1與埋入電極D2之間之位置關係不同。
p型半導體區域70設置於漂移區域10上、且與埋入電極D2相鄰之位置。於X方向上相鄰之p型半導體區域70之間，設置有與p型半導體區域70相鄰之埋入電極D2、及設置於埋入電極D2之間之閘極電極D1。
如上所述，於半導體裝置之導通狀態下，p型半導體區域70未與源極電極D3相接，因而電洞蓄積於p型半導體區域70。因此，當p型半導體區域70與閘極電極D1相鄰時，存於如下情況，即藉由蓄積於p型半導體區域70中之電洞而於閘極電極D1感應負電荷，從而於閘極電極D1產生負電容。當於閘極電極D1產生負電容時，存於如下情況，即於切換半導體裝置時產生閘極電極D1之電壓之振盪、或於接通半導體裝置時產生過電流等，從而導致半導體裝置之破壞。因此，較理想的是於閘極電極D1感應之負電荷較小。
本實施形態中，於與p型半導體區域70相鄰之位置設置有埋入電極D2。於第1實施形態中，p型半導體區域70與閘極電極D1之間之距離，相較p型半導體區域70與埋入電極D2之間之距離短。相對於此，本實施形態中，p型半導體區域70與閘極電極D1之間之距離，相較p型半導體區域70與埋入電極D2之間之距離長。
因此，能夠抑制藉由蓄積於p型半導體區域70之電洞而產生向閘極電極D1感應負電荷。
又，本實施形態中，亦與第1實施形態同樣地設置有p型半導體區域70，且使基極區域30與源極電極D3直接相接，因而能夠抑制半導體裝置之耐壓之降低，並且可使導通電壓大大降低。
(第3實施形態)
圖6、圖7、及圖8係表示第3實施形態之半導體裝置之剖視圖。
圖7係圖6之剖視圖中之A-A'剖視圖。
圖8係圖6之剖視圖中之B-B'剖視圖。
圖6係圖7之剖視圖中之C-C'剖視圖。
圖6亦係圖8之剖視圖中之C-C'剖視圖。
本實施形態之半導體裝置130與第2實施形態之半導體裝置120相比較，p-型半導體區域13、集極區域50、n+型半導體區域52、及n+型半導體區域54與閘極電極D1之間之位置關係不同。
本實施形態中，如圖8所示，n+型半導體區域52及n+型半導體區域54於X方向延伸。又，n+型半導體區域52與集極區域50於Y方向交替設置。
另一方面，閘極電極D1於Y方向設置有複數個，且於X方向延伸。
即，設置有複數個閘極電極D1之方向與交替設置有n+型半導體區域52和n+型半導體區域54之方向正交。
再者，以下，為了方便說明而將n+型半導體區域52及n+型半導體區域54統稱為下部構造。
與設置有複數個閘極電極D1之方向和交替設置有n+型半導體區域52及n+型半導體區域54之方向相同之情況相比，藉由採用該構成，集極電極D4與源極電極D3之間之載子之移動難以受閘極電極D1與下部構造之位置關係之影響，從而能夠使半導體裝置之動作穩定。
再者，最理想的是，設置有複數個閘極電極D1之方向與交替設置有n+型半導體區域52及n+型半導體區域54之方向正交。然而，只要設置有複數個閘極電極D1之方向與交替設置有n+型半導體區域52及n+型半導體區域54之方向交叉，則可獲得上述效果。即，將閘極電極D1延伸之方向設為第1方向，且將相對於上部構造延伸之第1方向而正交之方向設為第2方向。而且，將n+型半導體區域52與集極區域50延伸之方向設為第3方向，且將相對於下部構造延伸之第3方向而正交 之方向設為第4方向。此時，只要第1方向與第3方向交叉，則可降低上部構造與下部構造之位置關係對載子於集極電極D4與源極電極D3之間之移動之影響。
又，本實施形態中，亦與第1實施形態及第2實施形態同樣地設置有p型半導體區域70，藉由使基極區域30與源極電極D3直接相接，能夠抑制半導體裝置之耐壓之降低，並且可使導通電壓大大降低。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其它各種形態實施，且可於不脫離發明之要旨之範圍進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或要旨，並且包含於權利要求書中記載之發明及其均等之範圍。又，上述之各實施形態可相互組合而實施。
10‧‧‧漂移區域
13‧‧‧p-型半導體區域
15‧‧‧n型半導體區域
30‧‧‧基極區域
40‧‧‧源極區域
50‧‧‧集極區域
52‧‧‧n+型半導體區域
54‧‧‧n+型半導體區域
70‧‧‧p型半導體區域
80‧‧‧閘極絕緣膜
81‧‧‧絕緣膜
82‧‧‧絕緣膜
110‧‧‧半導體裝置
D1‧‧‧閘極電極
D2‧‧‧埋入電極
D3‧‧‧源極電極
D3a‧‧‧部分
D4‧‧‧集極電極
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (8)

  1. 一種半導體裝置，其包含：第2導電型之第1半導體區域；第1導電型之第2半導體區域，其設置於上述第1半導體區域上；第2導電型之第3半導體區域，其選擇性地設置於上述第2半導體區域上；第1導電型之第4半導體區域，其選擇性地設置於上述第3半導體區域上；第2導電型之第5半導體區域，其選擇性地設置於上述第3半導體區域上；閘極電極；第1電極，其介隔第2絕緣膜而設置於上述第2半導體區域內；第2電極，其與上述第5半導體區域相接，且與上述第3半導體區域相接；及第2導電型之第6半導體區域，其設置於上述第2半導體區域上之除設置有上述第3半導體區域之區域以外之至少一部分，且未與上述第2電極相接；其中上述閘極電極介隔第1絕緣膜而位於上述第3半導體區域與上述第6半導體區域之間；上述第2半導體區域之一部分設置於上述閘極電極與上述第1電極之間。
  2. 如請求項1之半導體裝置，其中上述閘極電極設置有複數個；且上述第1電極設置於上述複數個閘極電極之間；上述第6半導體區域與上述閘極電極係介隔上述絕緣膜而相 鄰。
  3. 如請求項1之半導體裝置，其中上述第1電極設置有複數個；且上述閘極電極設置於上述複數個第1電極之間；上述第6半導體區域與上述第1電極相鄰。
  4. 如請求項1至3中任一項之半導體裝置，其中上述第1電極介隔上述第2絕緣膜之一部分而位於上述第2半導體區域內；且上述第2電極之一部分介隔上述第2絕緣膜之另一部分而位於上述第3半導體區域內。
  5. 如請求項1至3中任一項之半導體裝置，其更包含複數個第1導電型之第7半導體區域，其等選擇性地設置於上述第2半導體區域下；且上述第1半導體區域於上述第2半導體區域下設置有複數個；上述第7半導體區域設置於相鄰之上述第1半導體區域之間。
  6. 如請求項5之半導體裝置，其中上述閘極電極於第1方向延伸；上述閘極電極於與上述第1方向正交之第2方向設置有複數個；上述第1半導體區域與上述第7半導體區域於第3方向交替設置；上述第1半導體區域與上述第7半導體區域於與上述第3方向正交之第4方向延伸；上述第2方向與上述第4方向為相互交叉之方向。
  7. 如請求項6之半導體裝置，其中上述第2方向與上述第4方向為相互正交之方向。
  8. 如請求項6之半導體裝置，其中上述第1半導體區域與上述第7半導體區域於與上述第2方向及上述第4方向正交之第5方向上與上述第6半導體區域相鄰。
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