JP4840482B2 - 半導体装置 - Google Patents
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Description
(第1実施形態)
図1は、第1実施形態に係る半導体装置を表面側から見た平面図である。図2は、図1に示す半導体装置を裏面側から見た平面図であり、便宜上、コレクタ電極を省略して図示している。図3は、図2のIII−III線に沿う断面図である。
次に、本発明の第2実施形態を、図5に基づいて説明する。図5は、第2実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第3実施形態を、図6に基づいて説明する。図6は、第3実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第4実施形態を、図7に基づいて説明する。図7は、第4実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第5実施形態を、図8に基づいて説明する。図8は、第5実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第6実施形態を、図9に基づいて説明する。図9は、第6実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第7実施形態を、図10に基づいて説明する。図10は、第7実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第8実施形態を、図12に基づいて説明する。図12は、第8実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第1実施形態に示した図3に対応している。
次に、本発明の第9実施形態を、図14〜図17に基づいて説明する。図14は、第9実施形態に係る半導体装置を表面側から見た平面図である。図15は、半導体装置を裏面側から見た平面図である。図16は、図14及び図15に示す半導体装置を用いたフィードバック回路の一例を示す図である。図17は、センス抵抗の両端の電位差Vsとフィードバック部の出力の関係を示す図である。なお、図15では、センス素子33のうち、半導体基板10の表面側の部分(図14に示す符号33の部分)を破線で示している。
次に、本発明の第10実施形態を、図21及び図22に基づいて説明する。図21(a)は、第10実施形態に係る電位差VsとFWD素子に流れる電流との関係を示す図であり、(b)は(a)に対する比較例の結果を示す図である。図22は、電位差Vsとフィードバック部の出力の関係を示す図である。
11・・・ベース層
12・・・ゲート電極
13・・・第1領域
14,14a,14b・・・第2領域
15・・・エミッタ領域
17・・・エミッタ電極
18・・・コレクタ領域
19・・・カソード領域
20・・・コレクタ電極
22・・・ダミーゲート電極
23・・・ダミーエミッタ領域
24・・・第3領域
100・・・半導体装置
Claims (15)
- 表面及び裏面を有する第1導電型の半導体基板と、
前記半導体基板に構成され、その厚さ方向に電流が流れる素子として、前記半導体基板の裏面側表層に選択的に形成された第2導電型のコレクタ領域を有するIGBT素子と、前記半導体基板の裏面側表層において、前記半導体基板の厚さ方向に垂直な一方向に、前記コレクタ領域と隣り合って並設された第1導電型のカソード領域を有する転流ダイオード素子と、を備える半導体装置であって、
前記表面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなる複数のトレンチゲートにより、前記半導体基板の表面側表層に形成された第2導電型のベース層が、前記垂直な一方向に沿って並設された複数の領域に区画され、
前記トレンチゲートとして、前記IGBT素子を構成するトレンチ構造のゲート電極を含み、
区画された前記複数の領域は、前記ゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、第1導電型の高濃度領域として前記IGBT素子を構成するエミッタ領域が選択的に形成された複数の第1領域と、前記高濃度領域の形成されない複数の第2領域とを含み、
前記第1領域は、前記厚さ方向において、前記コレクタ領域上及び前記カソード領域上にそれぞれ位置するとともに、前記エミッタ領域とともにエミッタ電極と電気的に接続され、
複数の前記第2領域は、前記エミッタ電極と電気的に接続されるか、若しくは、浮遊電位とされており、
前記厚さ方向において、前記カソード領域上に位置する前記第2領域として、前記エミッタ電極と電気的に接続された第2領域を少なくとも有するとともに該エミッタ電極と電気的に接続された第2領域を前記浮遊電位とされた第2領域よりも多く有し、前記コレクタ領域上に位置する前記第2領域として、前記浮遊電位とされた第2領域を少なくとも有するとともに該浮遊電位とされた第2領域を前記エミッタ電極と電気的に接続された第2領域よりも多く有することを特徴とする半導体装置。 - 前記カソード領域上に位置する第2領域のうち、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内の第2領域を除く第2領域が、前記エミッタ電極と電気的に接続された第2領域とされ、
前記コレクタ領域上に位置する第2領域のうち、前記垂直な一方向において、隣接する前記カソード領域側の端部から一部の範囲内の第2領域を除く第2領域が、前記浮遊電位の第2領域とされていることを特徴とする請求項1に記載の半導体装置。 - 前記カソード領域上に位置する全ての前記第2領域は前記エミッタ電極と電気的に接続され、前記コレクタ領域上に位置する全ての前記第2領域は浮遊電位とされていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記半導体基板は、前記IGBT素子及び前記転流ダイオード素子の構成されたメイン領域と、該メイン領域よりも前記表面の大きさが小さいセンス領域とを有し、
前記センス領域には、前記転流ダイオード素子に流れる電流に比例した電流が流れるセンス素子が形成され、
前記センス素子による検出結果に基づいて、前記転流ダイオード素子が動作時か非動作時であるかを判定するとともに、前記転流ダイオード素子の動作時には前記ゲート電極への駆動信号の入力を遮断し、前記転流ダイオード素子の非動作時には前記ゲート電極への前記駆動信号の入力を許可するフィードバック手段を備えることを特徴とする請求項1〜3いずれか1項に記載の半導体装置。 - 前記センス素子に接続されたセンス抵抗を備え、
前記フィードバック手段は、前記センス抵抗の両端の電位差Vsと、前記転流ダイオード素子に電流が流れていることを示す閾値としての、前記IGBT素子がオン状態であって前記半導体基板に流れる電流が第1電流If1であるときの前記電位差Vsに相当する第1閾値H1、又は、前記IGBT素子がオフ状態であって前記電流が第1電流If1よりも大きい第2電流If2であるときの前記電位差Vsに相当するとともに前記第1閾値H1よりも大きい第2閾値H2とを比較し、前記電位差Vsが前記第1閾値H1を下回るまでは前記駆動信号の入力を許可し、前記電位差Vsが前記第2閾値H2を超えるまでは前記駆動信号の入力を遮断することを特徴とする請求項4に記載の半導体装置。 - 前記トレンチゲートとして前記ゲート電極のみを有し、
前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに複数の前記ゲート電極が形成され、前記ベース層における残りの範囲全てが、前記エミッタ電極と接続された第2領域とされていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。 - 前記トレンチゲートとして、前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された複数の前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極とを含み、
前記ダミーゲート電極に挟まれた領域は、前記エミッタ電極と接続された第2領域とされていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。 - 前記トレンチゲートとして、前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極を含み、
区画された前記複数の領域として、前記ダミーゲート電極に挟まれ、前記ダミーゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、前記高濃度領域として、前記エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第3領域を含み、
前記第3領域は浮遊電位とされていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。 - 前記カソード領域上に位置する前記ベース層では、前記トレンチゲートとして、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成とされた複数のダミーゲート電極を含み、
区画された前記複数の領域として、前記ダミーゲート電極に挟まれ、前記ダミーゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、前記高濃度領域として、前記エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第3領域を含み、
前記ダミーゲート電極、前記ダミーエミッタ領域、及び前記第3領域が、ともに前記エミッタ電極と電気的に接続されていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。 - 区画された前記複数の領域のうち、前記エミッタ電極と電気的に接続された領域には、前記エミッタ電極とのコンタクトとして、第1主面側から形成したトレンチ内に導電材料を埋め込んでなるトレンチコンタクトが形成されていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。
- 区画された前記複数の領域のうち、前記エミッタ電極と電気的に接続された各領域と、前記半導体基板との間には、前記半導体基板よりも高濃度であって前記エミッタ領域よりも低濃度の第1導電型の半導体層が形成されていることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。
- 前記厚さ方向において、浮遊電位とされた前記第2領域の各領域と、前記半導体基板との間にも、前記半導体層が形成されていることを特徴とする請求項11に記載の半導体装置。
- 前記第1領域には、前記エミッタ電極とのコンタクトとして、第1主面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなるトレンチコンタクトが形成され、
前記厚さ方向において、前記半導体層と前記トレンチコンタクトとの間に、前記ベース層よりも高濃度の第2導電型の高濃度層が形成されていることを特徴とする請求項11又は請求項12に記載の半導体装置。 - 前記エミッタ電極と電気的に接続された全ての前記領域に、前記トレンチコンタクトが形成されていることを特徴とする請求項13に記載の半導体装置。
- 前記垂直な一方向において、前記トレンチゲートに挟まれ、第1導電型の前記高濃度領域が、前記トレンチゲートの側面部位に隣接しつつ前記ベース層の表面側表層に選択的に形成された領域と、前記第2領域とが交互に並設されていることを特徴とする請求項1〜14いずれか1項に記載の半導体装置。
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