JP5812027B2 - 駆動制御装置 - Google Patents

Description

本発明は、絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子の駆動制御装置に関する。

絶縁ゲート型のバイポーラトランジスタ素子（ＩＧＢＴ素子）とダイオード素子とが同一の半導体基板に形成され、ＩＧＢＴ素子の通電電極（コレクタ、エミッタ）とダイオード素子の通電電極（カソード、アノード）とが共通の電極とされた半導体素子（ＲＣ−ＩＧＢＴ）がある。このＲＣ−ＩＧＢＴは、ダイオード素子に電流が流れている状態でゲート駆動電圧が印加されると、チャネルが形成されてホールの注入が抑制されるので、導通損失が増大するという特性を有している。

そこで、オン指令信号が与えられている期間、ＲＣ−ＩＧＢＴのセンス素子に流れる電流としきい値とを比較してダイオード素子に電流が流れているか否かを判定し、電流が流れているときにはゲート駆動電圧を遮断し、流れていないときにはゲート駆動電圧を印加する駆動制御が提案されている（特許文献１参照）。

特開２０１０−１１８６４２号公報

上述したゲート駆動電圧の遮断制御は、ダイオード素子に電流が流れているときに限り行う必要がある。例えばインバータ装置において、オン指令信号に従ってＩＧＢＴ素子に電流が流れている状態、換言すればダイオード素子に電流が流れていない状態でゲート駆動電圧を遮断すると、電流波形に歪みが生じる。このため、ダイオード素子に電流が流れているか否かの極性判定には高い精度を必要とする。

しかし、センス抵抗などの電流検出部には、実装上避けられない寄生インダクタンスが存在する。そのため、ＲＣ−ＩＧＢＴに流れる素子電流が変化すると、寄生インダクタンスに起因して電流検出信号に振動が生じる。その結果、特に素子電流が小さいときには、電流検出信号の振動分がしきい値を下回り、極性判定を誤る虞が生じる。その他の原因により電流検出信号に振動等が重畳する場合もある。

これに対しては、極性判定に用いるしきい値を高く設定することで回避できるが、しきい値を高くすると、ダイオード素子に電流が流れているにもかかわらずゲート駆動電圧を遮断できない不感帯が増える。このため、特に低電流のときに導通損失を十分に低減できないという問題がある。

本発明は上記事情に鑑みてなされたもので、その目的は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子に対し、ダイオード構造に電流が流れているか否かを高精度に判定し、その判定結果を用いて導通損失を低減できる駆動制御装置を提供することにある。

請求項１に記載した駆動制御装置は、ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極とダイオード構造の通電電極とが共通の電極とされた半導体素子の駆動制御を行う。駆動制御装置は、少なくともダイオード構造に流れる電流に応じた電流検出信号を出力する電流検出手段と、ゲート駆動電圧の印加と遮断を制御する制御手段とを備えている。

制御手段は、オン指令信号が入力されると、半導体素子にゲート駆動電圧を印加する。ゲート駆動電圧は、トランジスタ構造を通電可能な状態に移行させることができる電圧である。制御手段は、オン指令信号が入力されている期間において、ゲート駆動電圧を印加した時点またはゲート駆動電圧を遮断した時点から、電流検出信号にゲート駆動状態の変化に伴う過渡的な変動が生じ得る期間が経過した後、電流検出信号とダイオード構造の順方向電流の向きに設定した電流しきい値との比較に基づいてゲート駆動電圧を遮断または印加する。すなわち、電流検出信号が電流しきい値以上であるとの比較結果によりゲート駆動電圧を遮断し、電流検出信号が電流しきい値よりも小さいとの比較結果によりゲート駆動電圧を印加する。

本手段によれば、電流検出信号に過渡的な変動（振動、変位など）が重畳する虞のある期間を避けて電流検出信号と電流しきい値との比較結果を参照するので、電流しきい値を高めることなく、ダイオード構造に電流が流れているか否かを高精度に判定できる。その結果、上記過渡的な変動が生じ得る期間を除いて、ダイオード構造に電流が流れている期間で確実にゲート駆動電圧が遮断されるので、ダイオード構造の導通損失を低減することができる。また、ダイオード構造に電流が流れていない期間で確実にゲート駆動電圧が印加されるので、トランジスタ構造にオン指令信号に従った電流を流すことができる。
そして、制御手段は、オン指令信号の入力が開始されてから終了するまでの期間において、電流検出信号が電流しきい値よりも小さいとの比較結果を得た後は、当該オン駆動電圧を印加し続ける。こうした状況は、トランジスタ構造に電流が流れている時、およびダイオード構造に流れる電流が電流しきい値を超えて減少する時に生じる。特に後者の場合において、ゲート駆動電圧の印加と遮断を繰り返す振動の発生を防止することができる。
請求項２に記載した手段によれば、制御手段は、電流検出信号が電流しきい値以上であるとの比較結果によりゲート駆動電圧を遮断するときには、オン指令信号の入力が終了したことに応じてゲート駆動電圧を遮断するときに比べてゲート駆動能力を高める。これにより、ダイオード構造に電流が流れている場合のゲート駆動電圧の遮断期間を長く確保でき、導通損失を一層低減することができる。

請求項４に記載した手段によれば、制御手段は、オン指令信号が入力されている期間において、ゲート駆動電圧の印加を指令した時点またはゲート駆動電圧の遮断を指令した時点から、少なくとも前記過渡的な変動が生じ得る期間を含むように設定されたマスク期間を経た後、電流しきい値と電流検出信号との比較に基づいてゲート駆動電圧を遮断または印加する。制御手段は、ゲート駆動電圧について自ら印加／遮断を指令した時点からマスク期間を開始するので、マスク期間の開始タイミングおよび電流検出信号の比較タイミングの制御が容易になる。

請求項５に記載した手段によれば、制御手段は、半導体素子のゲート容量を充放電するゲート駆動能力が高いほどマスク期間を短く設定する。ゲート駆動能力が高いほど、ゲート駆動電圧の変化に要する時間が短くなるので、電流検出信号に生じる過渡的な変動の重畳期間も短くなると考えられる。マスク期間を短縮することにより、ダイオード構造に電流が流れている場合のゲート駆動電圧の遮断期間を長く確保でき、導通損失を一層低減することができる。

請求項６に記載した手段によれば、半導体素子は、出力端子を挟んで高電位側と低電位側に直列に配されてハーフブリッジ回路を構成するスイッチング素子である。こうしたハーフブリッジ回路にモータ等の誘導性負荷が接続されると、一方の半導体素子のトランジスタ構造に電流が流れている状態でそのゲート駆動電圧が遮断された時に、他方の半導体素子のダイオード構造に電流が還流する。従って、上述した各構成を備えることにより、ダイオード構造の導電損失が小さくなり、電流の極性反転時における歪みも小さい良好な運転を行うことができる。

本発明の一実施形態を示す駆動制御システムの構成図 メイン素子とセンス素子の回路構成図 半導体素子の模式的な縦断面図 ダイオード素子の順方向の電圧電流特性図 ハーフブリッジ回路を構成する半導体素子の電流波形図 波形、センス電圧の変動要因およびＶｆ制御に係る期間を示す図 図６相当図 図６相当図 図６の場合に対応した電流経路図 センス電圧が過渡的に変動する第１の原因の説明図 センス電圧が過渡的に変動する第２の原因の説明図 センス電圧が過渡的に変動する第３の原因の説明図

以下、本発明の一実施形態について図面を参照しながら説明する。図１に示す駆動制御システムは、モータ等の誘導性負荷を駆動するインバータ装置、インダクタを備えて直流電圧を昇圧／降圧するチョッパ装置などの電力変換装置に用いられる。スイッチング素子である半導体素子１Ａ、１Ｂは、高電位側の直流電源線２と低電位側の直流電源線３との間に出力端子Ｎｔを挟んで直列に配されて、ハーフブリッジ回路４を構成している。

同一構造を持つ半導体素子１Ａ、１Ｂは、絶縁ゲート型のトランジスタ素子５とダイオード素子６とが同一の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。トランジスタ素子５の通電電極（コレクタ、エミッタ）とダイオード素子６の通電電極（カソード、アノード）は共通の電極とされている。

このメイン素子に加え、半導体基板には、図２に示すようにメイン素子に流れる電流に比例した微小な電流を流すトランジスタ素子５ｓとダイオード素子６ｓとからなるセンス素子が形成されている。図１ではメイン素子とセンス素子を簡易的に表している。半導体素子１Ａ、１Ｂのセンス端子Ｓ１、Ｓ２間には、それぞれセンス抵抗７Ａ、７Ｂが接続されている。センス抵抗７Ａ、７Ｂは、電流検出手段を構成している。

半導体素子１Ａ、１Ｂの一例として、図３に縦型構造のＲＣ−ＩＧＢＴを示す。本実施形態のＲＣ−ＩＧＢＴは、トランジスタ構造とダイオード構造とが同一の半導体基板に設けられている。半導体基板８は、ｎ−型のシリコン基板により構成されている。図示しないが、半導体基板８の素子形成領域の周縁部近傍には、当該素子形成領域を囲むようにガードリングが形成されている。

半導体基板８の上面側表層部には、ｐ型のベース層９が形成されている。ベース層９には、ベース層９を貫通して半導体基板８に達する深さを持つ複数のトレンチが形成されている。トレンチ内にはポリシリコンが埋め込まれており、これによりトレンチ構造を持つゲート電極１０が形成されている。各ゲート電極１０には、共通のゲート配線１１を通してゲート駆動電圧が入力される。ゲート電極１０は、ベース層９の表層部に沿う一方向に等間隔でストライプ状に設けられている。これにより、ベース層９は、上記一方向に沿って互いに電気的に分離した複数の第１領域１２と複数の第２領域１３とに区画される。これら第１領域１２と第２領域１３は交互に配設されており、第２領域１３の幅は第１領域１２の幅よりも広くなっている。

第１領域１２の表層部には、ゲート電極１０に隣接してｎ＋型のエミッタ領域１４が形成されている。第１領域１２の上にはエミッタ電極１５が形成されている。エミッタ電極１５は、第１領域１２のベース層９とエミッタ領域１４とに接続されている。第１領域１２は、トランジスタ素子５のチャネル領域として動作するとともに、ダイオード素子６のアノード領域として動作する。すなわち、第１領域１２に対するエミッタ電極１５は、トランジスタ素子５のエミッタ電極およびダイオード素子６のアノード電極となる。

コレクタ領域１６（後述）の上方に設けられた第２領域１３ａは、何れの電極にも接続されていない。カソード領域１７（後述）の上方に設けられた第２領域１３ｂは、エミッタ電極１５と接続されている。これにより、第２領域１３のうちカソード領域１７の上方に設けられた第２領域１３ｂだけが、ダイオード素子６のアノード領域として動作する。すなわち、エミッタ電極１５は、第２領域１３ｂにおいてダイオード素子６のアノード電極となる。

半導体基板８の下面側表層部には、第２領域１３ａが形成される範囲（破線の左側）に対応してｐ＋型のコレクタ領域１６が形成され、第２領域１３ｂが形成される範囲（破線の右側）に対応してｎ＋型のカソード領域１７が形成されている。コレクタ領域１６とカソード領域１７は、コレクタ電極１８と接続されている。すなわち、ダイオード素子６のカソード電極は、トランジスタ素子５のコレクタ電極１８と共通になっている。半導体基板８とコレクタ領域１６およびカソード領域１７との間には、ｎ型のフィールドストップ層１９が形成されている。

図１に示す駆動制御システムにおいて、マイクロコンピュータ（マイコン）２１は、ハーフブリッジ回路４のハイサイドとローサイドのＰＷＭ信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部２２を備えている。ＰＷＭ信号ＦＨ、ＦＬは、ともにＬレベル（オフ指令レベル）となる一定幅のデッドタイムを有している。ＰＷＭ信号ＦＨ、ＦＬは、それぞれフォトカプラ２３Ａ、２３Ｂを介して駆動ＩＣ２４Ａ、２４Ｂに入力される。本発明で言うオン指令信号とは、Ｈレベル（オン指令レベル）を持つＰＷＭ信号ＦＨ、ＦＬである。

同じ構成を持つ駆動ＩＣ２４Ａ、２４Ｂは、電流比較回路２５、マスク回路２６、制御回路２７およびドライブ回路２８、２９を備えている。駆動ＩＣ２４Ａ、２４Ｂには、それぞれしきい値設定回路３０Ａ、３０Ｂが外付けされている。しきい値設定回路３０Ａ、３０Ｂは、基準電圧Ｖｒを抵抗Ｒ１、Ｒ２で分圧してしきい値電圧Ｖｔを生成する。駆動ＩＣ２４Ａとセンス抵抗７Ａにより駆動制御装置３１Ａが構成され、駆動ＩＣ２４Ｂとセンス抵抗７Ｂにより駆動制御装置３１Ｂが構成されている。

駆動ＩＣ２４Ａの電流比較回路２５は、センス抵抗７Ａに生じるセンス電圧ＶSHと、しきい値設定回路３０Ａで生成されるしきい値電圧Ｖｔとを比較し、その結果信号である比較信号ＳCHを出力する。同様に、駆動ＩＣ２４Ｂの電流比較回路２５は、センス抵抗７Ｂに生じるセンス電圧ＶSLと、しきい値設定回路３０Ｂで生成されるしきい値電圧Ｖｔとを比較し、その結果信号である比較信号ＳCLを出力する。センス電圧ＶSH、ＶSLは電流検出信号に相当し、しきい値電圧Ｖｔは電流しきい値に相当する。

駆動ＩＣ２４Ａの制御回路２７は、ＰＷＭ信号ＦＨを入力してゲート駆動電圧ＶGHの印加と遮断を行う。さらに、制御回路２７は、ＰＷＭ信号ＦＨがＨレベルの期間において、半導体素子１Ａのダイオード素子６に電流が流れているときにゲート駆動電圧ＶGHを遮断する制御を行う。この制御は、ダイオード素子６の順方向電圧Ｖｆを低下させる作用を持つので、以下の説明ではＶｆ制御と称する。

Ｖｆ制御を効果的に行うには、ＰＷＭ信号ＦＨがＨレベルの期間において、ダイオード素子６に電流が流れているか否かを高精度に判定する必要がある。そこで、制御回路２７は、マスク回路２６に対し後述するタイミングでマスク信号を出力する。マスク回路２６は、マスク信号がＬレベルとなる非マスク期間に比較信号ＳCHをそのまま制御回路２７に出力し、マスク信号がＨレベルとなるマスク期間に比較信号ＳCHをマスク処理して制御回路２７に出力する。マスク処理とは、入力した比較信号ＳCHをマスク期間が開始する直前の値に保持する処理である。

ドライブ回路２８と２９は、半導体素子１Ａ、１Ｂのゲート容量を充放電するゲート駆動能力が異なる。ドライブ回路２８は、通常のゲート駆動能力を備えている。すなわち、素子電流の急峻な電流変化（ｄｉ／ｄｔ）による電圧サージを抑制するため、ターンオン時には定電流回路を用いて駆動し、ターンオフ時にはオン抵抗を高めた駆動回路を使用し、スイッチング速度を遅くしている。これに対し、ドライブ回路２９は、ドライブ回路２８よりも高いゲート駆動能力を備えている。すなわち、ターンオン時には定電圧回路を用いて駆動し、ターンオフ時には上記オン抵抗を高めた駆動回路と並列にオン抵抗を下げた駆動回路を使用し、スイッチング速度を高めている。

制御回路２７は、ＰＷＭ信号ＦＨの立ち上がりによりゲート駆動電圧ＶGHを印加するとき、およびＰＷＭ信号ＦＨの立ち下がりによりゲート駆動電圧ＶGHを遮断するとき、通常のゲート駆動能力を持つドライブ回路２８を用いる。これに対し、Ｖｆ制御によりゲート駆動電圧ＶGHを印加、遮断するとき、高いゲート駆動能力を持つドライブ回路２９を用いる。ゲート駆動電圧ＶGHは、トランジスタ素子５をオン状態に移行させることができる電圧である。駆動ＩＣ２４Ｂのマスク回路２６、制御回路２７およびドライブ回路２８、２９も同様に構成されている。

次に、図４から図１２を参照しながら、主としてローサイド側の駆動制御装置３１Ｂの作用について説明する。ハイサイド側の駆動制御装置３１Ａの作用も同様となる。ＲＣ−ＩＧＢＴである半導体素子１Ａ、１Ｂは、ダイオード素子６に電流が流れている状態でゲート駆動電圧が印加されると、第１領域１２にチャネルが形成されてホールの注入が抑制される。このため、図４に示すように、順方向電流Ｉｆが流れているダイオード素子６の順方向電圧ＶｆがΔＶｆだけ高くなり、ダイオード素子６の導通損失（Ｖｆ×Ｉｆ）が増大する。

駆動ＩＣ２４Ａ、２４ＢがＰＷＭ信号ＦＨ、ＦＬに基づいてハーフブリッジ回路４を駆動すると、半導体素子１Ｂに流れる電流は図５に示す波形となる。図５に示す正の向きの電流は、エミッタ電極１５からコレクタ電極１８の向きにダイオード素子６に流れる電流であり、負の向きの電流は、コレクタ電極１８からエミッタ電極１５の向きにトランジスタ素子５に流れる電流である。

すなわち、前半の半周期では、出力端子Ｎｔから負荷の向きに電流が流れており、ＰＷＭ信号ＦＬがＨレベルになると、半導体素子１Ｂのダイオード素子６を通して負荷電流（インバータ装置では相電流）が還流する。後半の半周期では、負荷から出力端子Ｎｔの向きに電流が流れており、ＰＷＭ信号ＦＬがＨレベルになると、半導体素子１Ｂのトランジスタ素子５を通して電流が流れる。

半導体素子１Ｂについて、ダイオード素子６の順方向電圧Ｖｆを低下させて導通損失を低減するＶｆ制御は、図５に示す矢印のタイミングつまりＰＷＭ信号ＦＬがＨレベルになった時に、ダイオード素子６に電流が流れているか否かを判定する必要がある。さらに、相電流の向きが入れ替わるゼロクロス付近では、ＰＷＭ信号ＦＬのＨレベル期間の途中でダイオード素子６の電流がゼロになる場合もある（図７参照）。従って、Ｖｆ制御を行う場合、ＰＷＭ信号ＦＬがＨレベルの期間において、ダイオード素子６に電流が流れているか否かを常に判定することが望ましい。

しかしながら、実際の回路では、ダイオード素子６に流れる電流を正確に検出できない場合がある。図６から図８は、ＰＷＭ信号ＦＬがＨレベルにある期間およびその前後期間におけるＰＷＭ信号ＦＨ、ＦＬ、ゲート駆動電圧ＶGH、ＶGL、出力端子Ｎｔの電圧、半導体素子１Ｂの電流、センス電圧ＶSL、電流検出の障害要因の発生期間、Ｖｆ制御の対象期間、電流判定の停止期間およびマスク期間を示している。

図６から図８に記載した時刻ｔ１〜ｔ１１は、相互に対応している。各図に示す電流検出の障害要因は、自らの図に示した波形状態に基づいて発生する障害要因を太線のハッチングで示し、他の図に示した波形状態に基づいて発生する障害要因を細線のハッチングで示している。さらに、図９には、図６の各時刻に対応させて、半導体素子１Ａ、１Ｂに流れる電流の経路を示している。図９に示すゲートの電圧は、ゲート駆動電圧ＶGH、ＶGLを１５Ｖとし、ゲートしきい値電圧をＶTHとして示している。

図６は、半導体素子１Ａ、１Ｂに電流しきい値以上の電流が流れている場合である。図７は、ＰＷＭ信号ＦＬがＨレベルにある期間の途中で、ダイオード素子６の電流が電流しきい値を下回った場合である。図８は、半導体素子１Ａ、１Ｂの電流がデッドタイムの期間にゼロとなり発振する場合である。各図のセンス電圧ＶSLには、電流検出にとって障害となる振動、変位などの過渡的な変動が発生していることが分かる。

こうしたセンス電圧ＶSLの過渡的な変動は、主に３つの原因で発生すると考えられる。
第１の原因は、図１０（ａ）に示すように、半導体素子１Ｂのセンス端子Ｓ１、Ｓ２からセンス抵抗７Ｂまでの配線に寄生するインダクタンスＬS1、ＬS2による発振である。この発振は、ゲート駆動電圧ＶGLが印加または遮断されて半導体素子１Ｂに流れる電流が変化した時にセンス電圧ＶSLに生じる。半導体素子１Ｂに流れる実際の電流は殆ど変動しない。図１０（ｂ）は素子電流が小さい場合、図１０（ｃ）は素子電流が大きい場合を示している。素子電流が小さい場合には、ダイオード素子６に電流が流れているか否かの判定を誤る虞がある。

第２の原因は、図１１に示すように、半導体素子１Ｂのゲート・エミッタ間容量ＣGEによる変位である。この変位は、ゲート駆動電圧ＶGLが印加または遮断された時に、ゲート・エミッタ間容量ＣGEを介してセンス抵抗７Ｂにゲート充電電流またはゲート放電電流が流れることで生じる。半導体素子１Ｂに流れる実際の電流は殆ど変動しない。

第３の原因は、図１２に示すように、半導体素子１Ａ、１Ｂのコレクタ・エミッタ間容量ＣCEと、半導体素子１Ａ、１Ｂ間の配線に寄生するインダクタンスＬT1、ＬT2とによる発振である。この発振は、相電流がゼロに近い状態でデッドタイムの期間に入り相電流がゼロになった時に、コレクタ・エミッタ間容量ＣCEと寄生インダクタンスＬT1、ＬT2との間で生じる共振である。この場合には、第１、第２の原因と異なり、半導体素子１Ａ、１Ｂに流れる実際の電流も発振する。

電流しきい値以上の相電流が流れている図６に示す場合には、第３の原因による発振は生じない。相電流が電流しきい値を下回るがゼロまでは低下していない図７に示す場合にも、第３の原因による発振は生じない。これらの場合、時刻ｔ１でＰＷＭ信号ＦＨがＬレベルになると、駆動ＩＣ２４Ａは、ドライブ回路２８を用いてゲート駆動電圧ＶGHを遮断する。ミラー期間が経過する時刻ｔ２までは、図９（ａ）に示すように半導体素子１Ａのトランジスタ素子５に電流が流れる。

ミラー期間が終わる時刻ｔ２から半導体素子１Ａの電流が減少し、替わって半導体素子１Ｂの電流が増加する。半導体素子１Ｂの電流は、ダイオード素子６に流れる還流電流である。この時刻ｔ２からｔ３までは、図９（ｂ）に示すように半導体素子１Ａのトランジスタ素子５と半導体素子１Ｂのダイオード素子６に電流が流れる。この電流変化期間では、第１の原因によりセンス電圧ＶSLが振動する。

デッドタイムが経過した時刻ｔ４で、ローサイドのＰＷＭ信号ＦＬがＨレベルになると、駆動ＩＣ２４Ｂの制御回路２７は、通常のゲート駆動能力を持つドライブ回路２８を用いてゲート駆動電圧ＶGLを印加する。ダイオード素子６の電流判定をすることなく無条件にゲート駆動電圧ＶGLを印加するのは、相電流がゼロに近い場合に第３の原因により時刻ｔ４の前後で発生する発振を避けるためである（図８参照）。

時刻ｔ４からｔ７までのゲート駆動電圧ＶGLの立ち上がり期間ではゲート充電電流が流れるので、第２の原因によりセンス電圧ＶSLが正方向に変位する。時刻ｔ３からｔ５までの期間では、図９（ｃ）に示すようにハイサイドの半導体素子１Ａの電流は遮断され、ローサイドの半導体素子１Ｂにのみ電流が流れている。この期間では、まだ十分なゲート駆動電圧ＶGLが印加されていないので、ダイオード素子６の順方向電圧Ｖｆは低い状態にある。

これに対し、負荷電流がゼロに近い場合には図８に示す波形となる。デッドタイムの期間において、時刻ｔ２より若干遅れた時刻ｔ２′で電流がゼロになると、第３の原因により半導体素子１Ａ、１Ｂに流れる電流が発振する。この発振は、時刻ｔ４でローサイドのＰＷＭ信号ＦＬがＨレベルになり、時刻ｔ５でゲート駆動電圧ＶGLがミラー期間に移行するまで続く。時刻ｔ５からｔ６までのミラー期間では、電流が増加するので第１の原因によりセンス電圧ＶSLが振動する。さらに、時刻ｔ４からｔ７までのゲート駆動電圧ＶGLの立ち上がり期間ではゲート充電電流が流れるので、第２の原因によりセンス電圧ＶSLが正方向に変位する。

半導体素子１Ｂに対するＶｆ制御は、ＰＷＭ信号ＦＬがＨレベルの期間を対象としている。このため、駆動ＩＣ２４Ｂの制御回路２７は、それ以外の期間（時刻ｔ４までの期間および時刻ｔ１１以降の期間）ではＶｆ制御を停止し、ＰＷＭ信号ＦＬに従ってゲート駆動電圧ＶGLの印加と遮断を行う。

駆動ＩＣ２４Ｂの制御回路２７は、時刻ｔ４でＰＷＭ信号ＦＬがＨレベルになると、ドライブ回路２８にゲート駆動電圧ＶGLの印加を指令するとともに、その時点からマスク回路２６にＨレベルのマスク信号を与える。制御回路２７は、センス電圧ＶSLに生じる振動や変位などの過渡的な変動によるダイオード電流の誤判定を避けるため、マスク期間（時刻ｔ４からｔ８）が経過するまでの間、マスク信号をＨレベルに維持し、比較信号ＳCLの参照を停止する。マスク時間は、少なくとも上記過渡的な変動が生じる時間（時刻ｔ４からｔ７）が含まれるように予め決定されており、制御回路２７に準備（例えば記憶）されている。時刻ｔ７からｔ８までの時間は余裕時間である。

制御回路２７は、マスク期間が終了した時刻ｔ８において比較信号ＳCLを参照する。制御回路２７は、ダイオード素子６の順方向の向きにおいて、センス電圧ＶSLがしきい値電圧Ｖｔ以上との比較結果を得ると、ダイオード素子６に電流が流れていると判定し、高いゲート駆動能力を持つドライブ回路２９を用いてゲート駆動電圧ＶGLを遮断する（図６、図７）。このときトランジスタ素子５には電流が流れていないので、ゲート駆動電圧ＶGLを遮断しても素子電流に影響はない。一方、センス電圧ＶSLがしきい値電圧Ｖｔ未満との比較結果を得ると、ダイオード素子６に電流が流れていないと判定し、ゲート駆動電圧ＶGLを印加し続ける（図８）。

図６、図７において、時刻ｔ８からｔ９までのゲート駆動電圧ＶGLの立ち下がり期間ではゲート放電電流が流れるので、第２の原因によりセンス電圧ＶSLが負方向に変位する。そこで、制御回路２７は、ドライブ回路２９にゲート駆動電圧ＶGLの遮断を指令した時点からマスク期間（時刻ｔ８からｔ１０）が経過するまでの間、マスク信号をＨレベルに維持し、比較信号ＳCLの参照を停止する。このときのマスク期間も、過渡的な変動が生じる期間（時刻ｔ８からｔ９）に余裕時間を加えた長さに決定されている。

図６、図７における時刻ｔ５からｔ９の期間では、図９（ｄ）に示すようにダイオード素子６に電流が流れている状態でゲート駆動電圧ＶGLが印加されるので、順方向電圧ＶｆがΔＶｆだけ高くなり導通損失が増大する（図４参照）。これに対し、図６に示す時刻ｔ９からｔ１１では、図９（ｅ）に示すようにダイオード素子６に電流が流れている状態でゲート駆動電圧ＶGLが遮断されるので、順方向電圧ＶｆがΔＶｆだけ低くなり導通損失が低減する。

図７に示す場合には、相電流が減少して時刻ｔ１０で電流しきい値を下回る。制御回路２７は、センス電圧ＶSLがしきい値電圧Ｖｔ未満であるとの比較結果を得ると、ダイオード素子６に電流が流れていないと判定し、高いゲート駆動能力を持つドライブ回路２９を用いてゲート駆動電圧ＶGLを印加する。これ以降、制御回路２７は、ＰＷＭ信号ＦＬがＬレベルになる時刻ｔ１１までの間、ゲート駆動電圧ＶGLを印加し続ける。図８に示す場合も、マスク期間が終了した時刻ｔ８で、センス電圧ＶSLがしきい値電圧Ｖｔ未満との比較結果を得ると、時刻ｔ１１までの間ゲート駆動電圧ＶGLを印加し続ける。

すなわち、制御回路２７は、ＰＷＭ信号ＦＬがＨレベルの期間において、センス電圧ＶSLがしきい値電圧Ｖｔよりも小さいとの比較結果を得た後は、ダイオード素子６に電流が流れているか否かの判定を停止し、無条件にゲート駆動電圧ＶGLを印加し続ける。図６から図８では、電流判定の停止期間として示している。電流判定の停止期間中は、もはやマスク期間を設定する必要はない。

電流判定を停止する理由は、特に図７に示す場合のように、センス電圧ＶSLがしきい値電圧Ｖｔよりも低下する時の安定化にある。この時には、ゲート駆動電圧ＶGLの印加によるマスク期間を設けたとしても、センス電圧ＶSLに重畳する僅かな変動によりゲート駆動電圧ＶGLの更なる遮断と印加が繰り返される虞があるからである。

時刻ｔ１１でＰＷＭ信号ＦＬがＬレベルになると、制御回路２７は、ドライブ回路２８を用いてゲート駆動電圧ＶGLを遮断する。その後、デッドタイムが経過するとＰＷＭ信号ＦＨがＨレベルになる。ＰＷＭ信号ＦＨがＨレベルの期間では、半導体素子１Ａに対するＶｆ制御が行われる。

以上説明したように、駆動ＩＣ２４Ａ、２４Ｂの制御回路２７は、それぞれ、ＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間、ＲＣ−ＩＧＢＴ構造を持つ半導体素子１Ａ、１Ｂのダイオード素子６に電流が流れていると判定すると、ゲート駆動電圧ＶGH、ＶGLを遮断する。このＶｆ制御により、ダイオード素子６の順方向電圧Ｖｆが低下し、ダイオード素子６の導通損失を低減することができる。

センス抵抗７Ａ、７Ｂで検出されるセンス電圧ＶSH、ＶSLには、振動、変位などの過渡的な変動が生じるので、ダイオード素子６に電流が流れているか否かを高精度に判定する上で障害になる。制御回路２７は、この過渡的な変動が生じる虞のある期間を避けてセンス電圧ＶSH／ＶSLとしきい値電圧Ｖｔとの比較結果を参照する。これにより、しきい値電圧Ｖｔを高めることなく過渡的な変動の影響を回避できる。しきい値電圧Ｖｔを低く設定できれば、ダイオード素子６に電流が流れているにもかかわらず流れていないと判定する不感帯の幅が狭まり、高精度の電流判定結果が得られる。

その結果、過渡的な変動が生じる期間を除いて、ダイオード素子６に電流が流れている期間で確実にゲート駆動電圧ＶGH／ＶGLが遮断されるので、ダイオード素子６の導通損失を確実に低減できる。また、ダイオード素子６に電流が流れていない期間で確実にゲート駆動電圧ＶGH／ＶGLが印加されるので、ハーフブリッジ回路４から負荷に対し、ＰＷＭ信号ＦＨ、ＦＬに従った歪の小さい電流を流すことができる。

制御回路２７は、過渡的な変動が生じ得る期間を含むように設定されたマスク時間を予め準備している。そして、ゲート駆動電圧ＶGH、ＶGLの印加／遮断を指令した時点（ＰＷＭ信号ＦＨまたはＦＬがＨレベルに変化した時点を含む）を起点としてマスク期間を開始する。これにより、マスク期間の開始タイミングおよびセンス電圧ＶSH、ＶSLの比較タイミングの制御が容易になる。

制御回路２７は、電流検出信号が電流しきい値よりも小さいとの比較結果を得た後は、ダイオード素子６の電流判定を停止し、ゲート駆動電圧ＶGH／ＶGLを印加し続ける。これにより、ゲート駆動電圧ＶGH／ＶGLの遮断と印加が繰り返される振動状態の発生を防止することができる。

制御回路２７は、ＰＷＭ信号ＦＨ／ＦＬがＬレベルに変化したことに応じてゲート駆動電圧ＶGH／ＶGLを遮断するときは、急峻な電流変化による電圧サージを抑制するため、通常のゲート駆動能力を持つドライブ回路２８を用いる。これに対し、Ｖｆ制御において電流判定結果に基づいてゲート駆動電圧ＶGH／ＶGLを遮断するときには、急峻な電流変化が生じないので高いゲート駆動能力を持つドライブ回路２９を用いる。これにより、ダイオード素子６に電流が流れている場合のゲート駆動電圧ＶGH、ＶGLの遮断期間を長く確保でき、導通損失を一層低減することができる。

以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

制御回路２７は、半導体素子１Ａ、１Ｂのゲート容量を充放電するゲート駆動能力が高いほどマスク期間を短く設定するとよい。ゲート駆動能力が高いほど、ゲート駆動電圧ＶGH、ＶGLの変化に要する時間が短くなるので、センス電圧ＶSH、ＶSLに生じる過渡的な変動の重畳期間も短くなるからである。例えば、図１に示すドライブ回路２９を用いてゲート駆動電圧ＶGHを印加／遮断するときは、ドライブ回路２８を用いてゲート駆動電圧ＶGHを印加／遮断するときに比べ、マスク期間を短く設定するとよい。マスク期間を短縮することにより、ダイオード素子６に電流が流れている場合のゲート駆動電圧ＶGH、ＶGLの遮断期間を長く確保でき、導通損失を一層低減することができる。

上記実施形態では、電流検出手段として、半導体素子１Ａ、１Ｂにセンス素子を形成した上でセンス抵抗７Ａ、７Ｂを備えた。これに替えて、半導体素子１Ａ、１Ｂと直列にシャント抵抗を設けてもよい。また、ホールセンサを備えてもよい。電流検出手段は、少なくともダイオード素子６に流れる電流を検出できればよい。

ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。半導体素子１Ａ、１Ｂは、ＭＯＳトランジスタとＭＯＳの寄生ダイオードであってもよい。ＭＯＳトランジスタも、トレンチゲート型に限らずプレーナゲート型、ＳＪ型などであってもよい。

図面中、１Ａ、１Ｂは半導体素子（スイッチング素子）、４はハーフブリッジ回路、５はトランジスタ素子（トランジスタ構造）、６はダイオード素子（ダイオード構造）、７Ａ、７Ｂはセンス抵抗（電流検出手段）、８は半導体基板、１５はエミッタ電極（通電電極）、１８はコレクタ電極（通電電極）、２７は制御回路（制御手段）、３１Ａ、３１Ｂは駆動制御装置である。

Claims (6)

1. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ，１Ｂ）の駆動制御装置（３１Ａ，３１Ｂ）であって、
   少なくとも前記ダイオード構造に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ）と、
   オン指令信号が入力されると前記半導体素子に前記ゲート駆動電圧を印加し、当該オン指令信号が入力されている期間において、前記ゲート駆動電圧を印加した時点または前記ゲート駆動電圧を遮断した時点から、前記電流検出信号にゲート駆動状態の変化に伴う過渡的な変動が生じ得る期間を経た後、前記電流検出信号と前記ダイオード構造の順方向電流の向きに設定した電流しきい値との比較に基づいて、前記電流検出信号が前記電流しきい値以上であるとの比較結果により前記ゲート駆動電圧を遮断し、前記電流検出信号が前記電流しきい値よりも小さいとの比較結果により前記ゲート駆動電圧を印加する制御手段（２７）とを備え、
   前記制御手段は、前記オン指令信号の入力が開始されてから終了するまでの期間において、前記電流検出信号が前記電流しきい値よりも小さいとの比較結果を得た後は、前記ダイオード構造に電流が流れているか否かの判定を停止し、無条件に前記ゲート駆動電圧を印加し続けることを特徴とする駆動制御装置。
2. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ，１Ｂ）の駆動制御装置（３１Ａ，３１Ｂ）であって、
   少なくとも前記ダイオード構造に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ）と、
   前記半導体素子のゲート容量を充放電するドライブ回路であって、通常のゲート駆動能力を有する第１ドライブ回路（２８）およびこれよりも高い駆動能力を有する第２ドライブ回路（２９）と、
   オン指令信号が入力されると前記半導体素子に前記第１ドライブ回路により前記ゲート駆動電圧を印加し、当該オン指令信号が入力されている期間において、前記ゲート駆動電圧を印加した時点または前記ゲート駆動電圧を遮断した時点から、前記電流検出信号にゲート駆動状態の変化に伴う過渡的な変動が生じ得る期間を経た後、前記電流検出信号と前記ダイオード構造の順方向電流の向きに設定した電流しきい値との比較に基づいて、前記電流検出信号が前記電流しきい値以上であるとの比較結果により前記ゲート駆動電圧を遮断し、前記電流検出信号が前記電流しきい値よりも小さいとの比較結果により前記ゲート駆動電圧を印加する制御手段（２７）とを備え、
   前記制御手段は、前記電流検出信号が前記電流しきい値以上であるとの比較結果により前記ゲート駆動電圧を遮断するときには、前記オン指令信号の入力が終了したことに応じて前記ゲート駆動電圧を遮断するときに比べてゲート駆動能力の高い前記第２ドライブ回路により遮断することを特徴とする駆動制御装置。
3. 前記制御手段は、前記オン指令信号の入力が開始されてから終了するまでの期間において、前記電流検出信号が前記電流しきい値よりも小さいとの比較結果を得た後は、前記ダイオード構造に電流が流れているか否かの判定を停止し、無条件に前記ゲート駆動電圧を印加し続けることを特徴とする請求項２記載の駆動制御装置。
4. 前記制御手段は、前記オン指令信号が入力されている期間において、前記ゲート駆動電圧の印加を指令した時点または前記ゲート駆動電圧の遮断を指令した時点から、少なくとも前記過渡的な変動が生じ得る期間を含むように設定されたマスク期間を経た後、前記電流検出信号と前記電流しきい値との比較に基づいて前記ゲート駆動電圧を遮断または印加することを特徴とする請求項１から３の何れか一項に記載の駆動制御装置。
5. 前記制御手段は、前記半導体素子のゲート容量を充放電するゲート駆動能力が高いほど前記マスク期間を短く設定することを特徴とする請求項１から４の何れか一項に記載の駆動制御装置。
6. 前記半導体素子は、出力端子を挟んで高電位側と低電位側に直列に配されてハーフブリッジ回路（４）を構成するスイッチング素子であることを特徴とする請求項１から５の何れか一項に記載の駆動制御装置。

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