JP2008072848A - 半導体装置 - Google Patents

Abstract

【課題】逆導通ＩＧＢＴのチップを用いて構成した半導体装置において、ダイオードの順方向降下電圧の上昇を抑える。
【解決手段】ＩＧＢＴ５ａと主ダイオード５ｂが逆並列に接続された半導体チップ５に、主ダイオード５ｂに流れる電流をモニタするためのダイオード５ｃを搭載し、外部抵抗９を介して主ダイオード５ｂと並列接続する。還流モード判定手段７は、外部抵抗９の両端の電圧が所定の基準電圧値よりも低い場合、電流が主ダイオード５ｂを還流する還流モードであると判定する。そして、遮断回路３は、入力回路２から駆動回路４へ送出された駆動信号を遮断する。これにより、還流モードである場合には、ＩＧＢＴ５ａがオンしないので、主ダイオード５ｂの順方向降下電圧の上昇を抑えることができる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを有する半導体チップを用いて構成される半導体装置に関するものである。

図１２に、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、「ＩＧＢＴ」という）とフリーホイールダイオード（以下、単に「ダイオード」という）とを用いて構成したインバータの回路図を示す。インバータは、直流と交流の変換器であり、ＩＧＢＴなどのスイッチング素子と、ダイオードとにより構成される。

ＩＧＢＴとダイオードは、４素子又は６素子（図１２では６素子で構成した例を示す）を一組として、モータの制御等に使用される。図１２に示したインバータは、直流端子が直流電源に接続されており、ＩＧＢＴをスイッチングさせることで直流電圧を交流電圧に変換し、負荷であるモータに給電する。インバータでは、ＩＧＢＴのコレクタ−エミッタ間を流れる電流方向と、ダイオードを流れる電流方向が逆になるように、一対のＩＧＢＴとダイオードが並列接続（すなわち、逆並列接続）されている。

図１３に、ＩＧＢＴとダイオードとを同一チップに組み込んだ逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）のチップ３１の断面図を示す。チップ３１は、Ｎ⁻基板３２を用いて形成されている。Ｎ⁻基板３２の上には、ｎ型不純物を含むｎ型不純物層３３が設けられ、その上に、ｐ型不純物を含むｐベース層３４が選択的に設けられている。

ｐベース層３４の上には、高濃度のｎ型不純物を含むエミッタ領域３５が選択的に形成されている。エミッタ領域３５からｐベース層３４、ｎ型不純物層３３を貫通し、Ｎ⁻基板３２に達する溝３６が形成されている。溝３６の内壁にはゲート絶縁膜３７が形成され、さらにその内側には、ポリシリコンからなるゲート電極３８が形成されている。

エミッタ領域３５の上には、層間絶縁膜３９が設けられている。エミッタ領域３５の一部とｐベース層３４に接するように、エミッタ電極４０が設けられている。Ｎ⁻基板３２の裏面には、Ｎ^＋カソード層４１とｐ^＋コレクタ層４２が設けられ、これらの層の裏面に、コレクタ電極４３が設けられている。この構造では、Ｎ^＋カソード層４１が存在する領域ではダイオードが構成され、ｐ^＋コレクタ層４２が存在する領域ではＩＧＢＴが構成されている。このようにしてＩＧＢＴと、このＩＧＢＴに逆並列に接続されたダイオードが同一チップ内に形成され、ＲＣ−ＩＧＢＴが構成されている（例えば、特許文献１参照）。

図１３に示したＩＧＢＴにおいて、ゲート電極３８に電圧が印加されてゲートがオンすると、ｐベース層３４の溝３６に沿った位置に、チャネル領域（図示しない）が形成される。

ここで、図１３に示したＲＣ−ＩＧＢＴのチップ３１のダイオードをオン状態からオフ状態にした場合の逆回復時の電流波形を図１４に示す。ダイオードがオン状態からオフ状態になる際には、ダイオードのｎ側からｐ側に向かって、瞬間的に逆方向電流が流れる。この逆方向電流のピーク値（Ｉｒｒ）はリカバリー電流と呼ばれる。また、電流値がＩｒｒから０に戻るときの、電流の傾斜が緩いダイオードは、ソフトリカバリーと呼ばれる。上記リカバリー時に、ダイオードには電源電圧が印加されているため、この電圧と電流との積がリカバリーロスとなる。

特開２００５−５７２３５号公報

図１３に示したチップ３１のダイオードは、ｐベース層３４とｎ型不純物層３３との間の電圧が、ｐｎ接合のビルトインポテンシャルを超えたときにオンする。ＩＧＢＴのゲートがオンすると、ｎ型不純物層３３とエミッタ領域３５との間が導通して同電位となる。しかし、エミッタ領域３５は、ｐベース層３４と共通のコンタクトをとっているため、ゲートをオンすることで、ｐベース層３４とｎ型不純物層３３とにより形成されるｐｎ接合に電圧がかかりにくくなる。このため、ｐｎ接合でのホール注入が起こりにくくなり、順方向降下電圧（Ｖｆ）が上昇すると考えられる。

また、ライフタイムキラーとして、例えばヘリウムイオンを照射すると、ｐベース層３４近傍のライフタイムが短くなる。そして、上述したようにｐベース層３４近傍でのホール注入が起こりにくくなり、注入量が少なくなったホールが、更にこの領域でライフタイムキラーと結合することで、大幅なＶｆの上昇が生じると考えられる。このようにして、ダイオードのＶｆが上昇する。

ＲＣ−ＩＧＢＴのチップ３１を用いて構成した半導体装置４４の回路図を図１５に示す。半導体装置４４において、外部からの入力信号が入力回路２に入力されると、入力回路２は、スイッチング素子を駆動させるための駆動信号を駆動回路４に送る。駆動回路４は、チップ３１のＩＧＢＴ３１ａに対し、ゲートをオン・オフさせるための電圧を印加する。

上述したように、ＲＣ−ＩＧＢＴのチップ３１は、内部にダイオードを含む構造である。このため、チップ３１を用いて半導体装置４４を構成し、ＩＧＢＴ３１ａのゲートをオン状態にすると、ダイオード３１ｂに電流が流れる還流モード時にＶｆが上昇するという問題があった。

本発明は上記課題を解決するためになされたもので、その目的は、逆導通型ＩＧＢＴのチップを用いて構成した半導体装置において、ダイオードの順方向降下電圧（Ｖｆ）の上昇を抑えることである。

本発明に係る半導体装置は、スイッチング素子と、前記スイッチング素子の電流方向と逆方向の電流が流れる向きに、前記スイッチング素子に並列に接続されたダイオードとを有する半導体チップと、前記スイッチング素子に接続され、前記スイッチング素子をオンさせるためのオン信号を前記スイッチング素子に送る駆動手段と、前記駆動手段に接続され、前記オン信号に対応する駆動信号を前記駆動手段に送る入力手段と、前記ダイオードに接続され、前記ダイオードに流れる電流を検出するための検出手段と、前記検出手段に接続され前記電流が前記ダイオードを還流する還流モードであるか否かを判定する還流モード判定手段と、前記還流モード判定手段、前記入力手段、及び前記駆動手段に接続され、前記還流モード判定手段により前記還流モードであると判定された場合、前記駆動信号を遮断する遮断手段とを備えたことを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。

本発明によれば、逆導通型ＩＧＢＴのチップを用いて構成した半導体装置において、ダイオードの順方向降下電圧（Ｖｆ）の上昇を抑えることができる。

以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。

実施の形態１．
本実施の形態１に係る半導体装置の回路図を図１に示す。半導体装置１は、入力端子（ＩＮ）、入力回路２、遮断回路３、駆動回路４、半導体チップ５、コレクタ端子（Ｃ）、出力端子（ＯＵＴ）、検出手段６、還流モード判定手段７、電源回路８を有している。

半導体チップ５には、スイッチング素子としてのＩＧＢＴ５ａと、これに並列に接続された主ダイオード５ｂとが搭載され、逆導通ＩＧＢＴ（以下、「ＲＣ−ＩＧＢＴ」という）が構成されている。詳細には、ＩＧＢＴ５ａのエミッタと主ダイオード５ｂのアノードが接続され、ＩＧＢＴ５ａのコレクタと主ダイオード５ｂのカソードが接続されている。即ち、ＩＧＢＴ５ａと主ダイオード５ｂは、ＩＧＢＴ５ａのコレクタ−エミッタ間を流れる電流方向と、主ダイオード５ｂを流れる電流の方向が、逆向きとなるように並列接続されている（このような並列接続を「逆並列接続」という）。また、ＩＧＢＴ５ａのゲートには、駆動回路４が接続されている。

駆動回路４は、ＩＧＢＴ５ａのゲートをオンさせるためのオン信号（電圧）を、半導体チップ５に送出するためのものである。入力回路２は、遮断回路３を介して駆動回路４に接続され、上記オン信号に対応する駆動信号を駆動回路４に送出するためのものである。

半導体チップ５には、主ダイオード５ｂと並列に、ダイオード５ｃが設けられている。ダイオード５ｃは、主ダイオード５ｂとセル分離されている。ダイオード５ｃのアノードは、外部抵抗９を介して、主ダイオード５ｂのアノードに接続されている。ダイオード５ｃのカソードは、主ダイオード５ｂのカソードに接続されている。ダイオード５ｃと外部抵抗９の接続点は、配線９ａを介して、還流モード判定手段７に接続されている。このようにダイオード５ｃ、外部抵抗９、配線９ａにより検出手段６が構成されている。検出手段６は主ダイオード５ｂに接続され、主ダイオード５ｂに流れる電流を検出することができる。

ここで、図１に示した半導体チップ５の平面構造を図２に示す。図２に示すように、半導体チップ５の上面にはＩＧＢＴ５ａのエミッタ電極Ｅ、すなわち主ダイオード５ｂのアノードが大面積で配置されている。エミッタ電極Ｅに隣接するように、ＩＧＢＴ５ａのゲートＧと、ダイオード５ｃのアノード電極Ｓが配置されている。このようにして、ダイオード５ｃは、主ダイオード５ｂとセル分離されている。

本実施の形態１では、図２に示したエミッタ電極Ｅに対するアノード電極Ｓの面積比が、１／３０００〜１／１００００程度となるようにする。つまり、ダイオード５ｃの面積が主ダイオード５ｂの面積よりも十分に小さくなるようにする。図１に示すように、主ダイオード５ｂに電流Ｉｆが流れたとき、ダイオード５ｃには、電流Ｉｆに上記面積比を乗じた値の電流Ｉｓが流れる。この電流Ｉｓをモニタすることにより、主ダイオード５ｂを流れる電流を推定することができる。

従って、外部抵抗９の両端に現れる電圧降下をモニタすることにより、主ダイオード５ｂに流れる電流Ｉｆを推定でき、電圧信号として取り出す検出手段６を構成することができる。

ダイオード５ｃのアノードは、還流モード判定手段７に接続されている。還流モード判定手段７は、コンパレータ７ａと電源、抵抗Ｒ_１、抵抗Ｒ_２を有している。抵抗Ｒ_１と抵抗Ｒ_２の比を適宜設定することにより、任意の基準電圧を設定することができる。そして、還流モード判定手段７は、コンパレータ７ａに入力される電圧と上記基準電圧とを比較し、電流が主ダイオード５ｂを還流しているか否か、すなわち還流モードであるか否かを判定する。

具体的には、図１に示すように、ダイオード５ｃと外部抵抗９との接続点の電圧Ｖ_１を、コンパレータ７ａの入力端子（−端子）に接続してモニタする。コンパレータ７ａは、上記電圧Ｖ_１が基準電圧端子（＋端子）の電圧Ｖ_０よりも低い場合は、還流モードであると判定し、遮断回路３にＨｉｇｈの信号を送出する。

図１に示すように、入力回路２と駆動回路４との間には、遮断回路３が接続されている。遮断回路３は、還流モード判定手段７のコンパレータ７ａの出力端子に接続されている。そして、還流モード判定手段７（コンパレータ７ａ）により還流モードであると判定された場合、遮断回路３は、コンパレータ７ａから送出された信号に基づいて、入力回路２から駆動回路４へ送出される駆動信号を遮断する。

上記構成により、電流が主ダイオード５ｂを還流している場合には、ＩＧＢＴ５ａをオンさせるための信号が入力端子（ＩＮ）に入力されても、ＩＧＢＴ５ａのゲートはオンしない。これにより、主ダイオード５ｂの順方向降下電圧Ｖｆ（以下、単に「Ｖｆ」という）の上昇を抑制することができる。

本実施の形態１によれば、ＲＣ−ＩＧＢＴの半導体チップを用いて構成された半導体装置において、ダイオードの順方向降下電圧の上昇を抑えることができる。

実施の形態２．
本実施の形態２に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

実施の形態１で示した半導体装置１の半導体チップ５は主ダイオード５ｂを含む構造であるため、ＩＧＢＴ５ａのゲートをオン状態にすると、還流モード時に主ダイオード５ｂのＶｆが上昇する。しかし、還流電流の電流値が小さい場合には、Ｖｆ自体が小さいため、Ｖｆが上昇しても実使用上は問題とならない。また、還流モード判定が頻繁に行われ、ＩＧＢＴ５ａのゲート駆動禁止と駆動許可が繰り返された場合には、ゲート駆動電力の損失増加、ノイズ発生、発振の原因となり得る。従って、還流モード判定手段の判定基準値の平均値は、用途に応じて半導体素子定格の５０％に設定したり、判定基準値にヒステリシスを設けたりすることが合理的である。

本実施の形態２に係る半導体装置１０の回路図を図３に示す。図３に示すように、コンパレータ７ａの出力と基準電圧端子（＋端子）との間にトランジスタＴｒ１及び抵抗Ｒ_３を接続し、コンパレータ７ａの出力をトランジスタＴｒ１のゲートに接続した構成とする。還流モード判定手段７は、所定の判定基準値を基準として、還流モードであるか否かを判定する。そして、トランジスタＴｒ１をオン・オフさせることにより、還流モード判定手段７は、主ダイオード５ｂに流れる電流が、還流モードであるか否かを判定するための判定基準値を切り替えることができる。その他については、実施の形態１で示した図１と同様である。

図３に示した回路により、上述した判定基準値を切り替える方法について説明する。還流モード判定手段７のトランジスタＴｒ１がオンしている時、還流モード判定手段７の等価回路は図４（ａ）のようになる。このとき、入力信号に対する判定基準値Ｅ_１は、Ｅ_１＝Ｖ_ＲＥＦ×（Ｒ_２//Ｒ_３）／（Ｒ_１＋Ｒ_２//Ｒ_３）である（但し、Ｒ_２//Ｒ_３は、Ｒ_２とＲ_３の並列抵抗を示す）。例えば、Ｖ_ＲＥＦ＝−１Ｖ、Ｒ_１＝Ｒ_２＝Ｒ_３＝１ｋΩであれば、Ｅ_１＝−１×０．５／（１＋０．５）＝−０．３３Ｖとなる。

図４（ａ）に示した等価回路において、入力信号電圧に対するコンパレータ出力（Ｈｉｇｈ／Ｌｏｗ）は、図４（ｂ）のようになる。入力信号電圧が−０．３３Ｖ以下のとき、コンパレータ７ａからＬｏｗの信号が出力され、入力信号電圧が−０．３３Ｖより大きいとき、コンパレータ７ａからＨｉｇｈの信号が出力される。

還流モード判定手段７のトランジスタＴｒ１がオフしているとき、還流モード判定手段７の等価回路は図５（ａ）のようになる。このとき、入力信号に対する判定基準値Ｅ_２は、Ｅ_２＝Ｖ_ＲＥＦ×（Ｒ_２）／（Ｒ_１＋Ｒ_２）である。例えば、Ｖ_ＲＥＦ＝−１Ｖ、Ｒ_１＝Ｒ_２＝Ｒ_３＝１ｋΩであれば、Ｅ_２＝−１×１／（１＋１）＝−０．５Ｖとなる。

図５（ａ）に示した等価回路において、入力信号電圧に対するコンパレータ出力（Ｈｉｇｈ／Ｌｏｗ）は、図５（ｂ）のようになる。入力信号電圧が−０．５Ｖ以下のとき、コンパレータ７ａからＬｏｗの信号が出力され、入力信号電圧が−０．５Ｖより大きいとき、コンパレータ７ａからＨｉｇｈの信号が出力される。

このようにして、トランジスタＴｒ１をオン・オフすることにより、還流モードであるか否かを判定するための判定基準値を切り替え、判定基準値にヒステリシスを設けることができる。さらに、図３に示した還流モード判定手段７の抵抗Ｒ_１、Ｒ_２の比を調整することで、所望の判定基準値を得ることができる。

本実施の形態２によれば、実施の形態１の効果に加えて、還流モードであるか否かの判定基準値を、デバイスの用途に応じて設定したり、変更したりすることが可能となる。

実施の形態３．
本実施の形態３に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

実施の形態１で示した半導体装置１では、半導体チップ５のダイオード５ｃに流れる電流値をもとに、還流モード判定手段７により還流モードであるか否かを判定するようにした。しかし、還流モード判定が頻繁に行われ、ＩＧＢＴのゲート駆動禁止と駆動許可が繰り返された場合には、ゲート駆動電力の損失増加、ノイズ発生、発振の原因となり得る。

本実施の形態３に係る半導体装置１１の回路図を図６に示す。図６に示すように、還流モード判定手段７と遮断回路３との間に、還流モード判定手段７（コンパレータ７ａ）から出力される信号のノイズを除去するためのフィルタ回路１２が設けられている。フィルタ回路１２としては、例えばコンデンサと抵抗からなるローパスフィルタを用いる。または、ローパスフィルタの代わりに、ソフトウェアにより構成しても良い。その他については、実施の形態１で示した図１と同様である。

図６に示した回路では、フィルタ回路１２により、コンパレータ７ａから出力される信号のノイズを除去することができる。これにより、ゲート駆動電力の損失増加やノイズ発生、発振を抑制することができる。

本実施の形態３によれば、実施の形態１で得られる効果に加えて、ゲート駆動電力の損失増加やノイズ発生、発振を抑制することができる。

実施の形態４．
本実施の形態４に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

実施の形態１で示した半導体装置１では、半導体チップ５のダイオード５ｃに流れる電流値をもとに、還流モード判定手段７により、還流モードであるか否かを判定するようにした。しかし、ＩＧＢＴ５ａがオフ状態からオン状態に遷移する際には、大きなスパイク電流や電流振動が発生し、還流モードの誤判定を起こす可能性がある。この誤判定を回避するためには、ＩＧＢＴ５ａがオフ状態からオン状態に遷移した後、所定時間経過後に還流モード判定を許可することが効果的である。

本実施の形態４に係る半導体装置を図７に示す。図７に示すように、半導体装置１３には、入力回路２と遮断回路３との間に接続された信号遅延回路１４が設けられている。この回路は、入力回路２から出力される信号を遅延させて遅延信号を発生する。さらに、信号遅延回路１４、遮断回路３、還流モード判定手段７には、合成回路１５が接続されている。合成回路１５は、信号遅延回路１４から出力される遅延信号と、還流モード判定手段７から出力される還流モード判定信号とを合成した合成信号を生成し、この合成信号を遮断回路３に送出する。

次に、図７に示した半導体装置１３の動作タイミングチャートの例を図８（ａ）〜（ｄ）に示す。まず、図８（ａ）に示すように、時刻ｔ_１において、ＩＧＢＴ５ａのゲートをオンさせるための入力信号が、入力回路２に入力される。すると、信号遅延回路１４は、所定の遅延時間を有する遅延信号を発生させ、合成回路１５に送出する。この遅延信号は、図８（ｂ）に示すように時刻ｔ_１から時刻ｔ_２までの間は、還流モードの判定禁止の状態を維持する。そして、遅延時間ｔ_０（＝ｔ_２−ｔ_１）が経過した時刻ｔ_２において、還流モードの判定許可を行う。

一方、還流モード判定手段７は、図８（ｃ）に示す還流モード／非還流モードであることを示す信号、即ち還流モード判定信号を合成回路１５に送出する。合成回路１５は、信号遅延回路１４から送出された遅延信号と、還流モード判定手段７から送出された還流モード判定信号とをＡＮＤ合成し、合成された信号を遮断回路３へ送出する。すなわち、遅延信号回路１３から送出された遅延信号が判定許可の状態であり、かつ、還流モード判定手段７から還流モードであることを示す信号が送出された場合に、合成回路１５は、遮断信号を遮断回路３に送出する。そして遮断回路３は、入力回路２から駆動回路４に送出される駆動信号を遮断する。

従って、上述した時刻ｔ_１から時刻ｔ_２の間において、還流モード判定手段７から還流モードであることを示す信号が合成回路１５に送出された場合であっても、駆動回路４には、遮断信号が送出されない。図８（ａ）に示した遅延時間ｔ_０は、例えば、ＩＧＢＴ５ａのリカバリー電流が安定するまでの時間とする。これにより、ＩＧＢＴ５ａがオフ状態からオン状態に遷移する際に、大きなスパイク電流や電流振動が発生した場合であっても、還流モードの誤判定を防止することができる。

本実施の形態４によれば、実施の形態１で得られる効果に加えて、ＩＧＢＴがオフ状態からオン状態に遷移する際に、大きなスパイク電流や電流振動が発生しても、還流モードの誤判定を防止することができる。

実施の形態５．
本実施の形態５に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

実施の形態１で示した半導体装置１では、主ダイオード５ｂに流れる電流の検出手段としてダイオード５ｃ、外部抵抗９、配線９ａを設け、ダイオード５ｃに流れる電流値をもとに、還流モードであるか否かを判定するようにした。これに対して本実施の形態５に係る半導体装置は、図１に示したダイオード５ｃ、外部抵抗９を設けない構成としたものである。

図９に、本実施の形態５に係る半導体装置１６の回路図を示す。図９に示すように、半導体装置１６の半導体チップ１７には、ＩＧＢＴ１７ａと、主ダイオード１７ｂとが、逆並列に接続されている。そして、主ダイオード１７ｂのカソードと、還流モード判定手段７が、配線９ａにより接続されている。すなわち、図９に示した検出手段６は、主ダイオード１７ｂのカソードと還流モード判定手段７とを接続する配線９ａのみにより構成されている。その他については、実施の形態１と同様である。

図９に示した半導体装置１６において、還流モード判定手段７は、主ダイオード１７ｂのカソードの電圧により、電流が主ダイオード１７ｂを還流しているか否か、すなわち還流モードであるか否かを判定する。例えば、主ダイオード１７ｂのカソードの電圧が所定値以上の場合は、還流モードであると判定し、所定値未満である場合には還流モードでないと判定する。このように還流モードの判定を行うことにより、検出手段６の構成を容易にすることができ、還流モードの判定を簡便に行うことができる。

本実施の形態５によれば、実施の形態１で得られる効果に加えて、還流モードの判定を簡便に行うことができる。

実施の形態６．
本実施の形態６に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

図１０に、本実施の形態６に係る半導体装置１８の回路図を示す。図１０に示すように、半導体装置１８の半導体チップ１９には、ＩＧＢＴ１９ａと、主ダイオード１９ｂとが、逆並列に接続されている。そして、主ダイオード１９ｂに流れる電流を検出する手段として、主ダイオード１９ｂのアノードに、カレントトランス２０が接続されている。カレントトランス２０は、電流の流れる方向と電流値を検知し、その電流値を電圧値に変換するためのものである。

図１０に示した半導体装置１８において、カレントトランス２０に、半導体チップ１９に向かう方向（矢印方向）に所定の電流が流れた場合に、カレントトランス２０は、検知した電流値を所定の電圧値に変換し、還流モード判定手段７に送出する。そして、還流モード判定手段７は、この電圧値を判定基準値と比較して、還流モードであるか否かの判定を行う。

つまり、還流モード判定手段７は、カレントトランス２０に流れる電流の方向及び電流値に基づいて、電流が主ダイオード１９ｂを還流しているか否か、即ち還流モードであるか否かを判定する。これにより、還流モードの判定を簡便に行うことができる。

本実施の形態６によれば、実施の形態１で得られる効果に加えて、還流モードの判定を簡便に行うことができる。

実施の形態７．
本実施の形態７に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

一般的に、インバータシステムでは、各相の電流を制御するためのカレントトランスが設けられている。本実施の形態７では、このカレントトランスを用いて回路を構成する例について説明する。

図１１に、本実施の形態７に係る半導体装置２１の回路図を示す。ここでは、インバータシステムの上側アームの場合について図示する。図１１に示すように、半導体装置２１は、第１の半導体チップ２２を有している。第１の半導体チップ２２は、第１のスイッチング素子としてのＩＧＢＴ２２ａと、ＩＧＢＴ２２ａに逆並列接続された第１のダイオード２２ｂとを有している。すなわち、ＩＧＢＴ２２ａの電流方向と逆方向の電流がダイオード２２ｂに流れるように、ＩＧＢＴ２２ａとダイオード２２ｂが並列接続されている。また、第１の半導体チップ２２のＩＧＢＴ２２ａのセルはエミッタ分離構造である。

駆動回路４は、ＩＧＢＴ２２ａのゲートをオンさせるためのオン信号（電圧）を、半導体チップ２２に送出するためのものである。入力回路２は、遮断回路３を介して駆動回路４に接続され、上記オン信号に対応する駆動信号を駆動回路４に送出するためのものである。

第１の半導体チップ２２のＩＧＢＴ２２ａのコレクタは、カレントトランス２０に接続され、さらに出力端子（ＯＵＴ）に接続されている。カレントトランス２０は、相電流を検出するためのものであり、通常のインバータシステムの回路に搭載されているものである。出力端子（ＯＵＴ）には、カレントトランス２０に流れる電流が出力される。

カレントトランス２０には、カレントトランス２０に流れる電流の方向を判定するための相電流方向判定手段２３が接続されている。第１の半導体チップ２２とカレントトランス２０との接続点Ａには、第２の半導体チップ２４が接続されている。この第２の半導体チップ２４は、第２のスイッチングトランジスタとしてのＩＧＢＴ２４ａと、ＩＧＢＴ２４ａに逆並列接続された第２のダイオード２４ｂとを有している。すなわち、ＩＧＢＴ２４ａの電流方向と逆方向の電流がダイオード２４ｂに流れるように、ＩＧＢＴ２４ａとダイオード２４ｂが並列接続されている。また、第２の半導体チップ２４のＩＧＢＴ２４ａのセルはエミッタ分離構造である。ＩＧＢＴ２４ａには、ＩＧＢＴ２４ａに電流が流れているか否かを判定するための電流判定手段２５が接続されている。

駆動回路４、入力回路２、相電流方向判定手段２３、電流判定手段２５は、それぞれ遮断回路３に接続されている。そして、遮断回路３は、相電流方向判定手段２３によりカレントトランス２０に流れる電流が出力端子（ＯＵＴ）から流れ込む方向であると判定され、かつ、電流判定手段２５により第２の半導体チップ２４のＩＧＢＴ２４ａに電流が流れていないと判定された場合に、入力回路２から駆動回路４へ送出された駆動信号を遮断する。

即ち、図１１に示した回路では、相電流方向判定手段２３と電流判定手段２５により、電流が第１ダイオード２２ｂを還流する還流モードであるか否かが判定される。これにより、インバータに通常搭載されているカレントトランスを用いて、還流モードであるか否かを判定することができる。

本実施の形態７によれば、インバータに通常搭載されているカレントトランスを用いて還流モードを判定することができる。

実施の形態１に係る半導体装置の回路図である。 図１の半導体チップの平面構造を示す図である。 実施の形態２に係る半導体装置の回路図である。 還流モードの判定基準値を切り替える際の等価回路及びコンパレータ出力を示す図である。 還流モードの判定基準値を切り替える際の等価回路及びコンパレータ出力を示す図である。 実施の形態３に係る半導体装置の回路図である。 実施の形態４に係る半導体装置の回路図である。 図７の半導体装置の動作タイミングチャートである。 実施の形態５に係る半導体装置の回路図である。 実施の形態６に係る半導体装置の回路図である。 実施の形態７に係る半導体装置の回路図である。 ＩＧＢＴおよびダイオードを用いたインバータの回路図である。 ＲＣ−ＩＧＢＴのチップの断面図である。 ＲＣ−ＩＧＢＴの逆回復時の電流波形を示す図である。 ＲＣ−ＩＧＢＴを用いて構成した従来の半導体装置の回路図である。

符号の説明

１ 半導体装置、２ 入力回路、３ 遮断回路、４ 駆動回路、５ 半導体チップ、５ａ ＩＧＢＴ、５ｂ 主ダイオード、５ｃ ダイオード、６ 検出手段、７ 還流モード判定手段、８ 電源回路、９ 外部抵抗、９ａ 配線、１２ フィルタ回路、１４ 信号遅延回路、１５ 合成回路、２０ カレントトランス、２２ 第１の半導体チップ、２３ 相電流方向判定手段、２４ 第２の半導体チップ、２５ 電流判定手段。

Claims (7)

1. スイッチング素子と、前記スイッチング素子の電流方向と逆方向の電流が流れる向きに、前記スイッチング素子に並列に接続されたダイオードとを有する半導体チップと、
   前記スイッチング素子に接続され、前記スイッチング素子をオンさせるためのオン信号を前記スイッチング素子に送る駆動手段と、
   前記駆動手段に接続され、前記オン信号に対応する駆動信号を前記駆動手段に送る入力手段と、
   前記ダイオードに接続され、前記ダイオードに流れる電流を検出するための検出手段と、
   前記検出手段に接続され前記電流が前記ダイオードを還流する還流モードであるか否かを判定する還流モード判定手段と、
   前記還流モード判定手段、前記入力手段、及び前記駆動手段に接続され、前記還流モード判定手段により前記還流モードであると判定された場合、前記駆動信号を遮断する遮断手段と、
   を備えたことを特徴とする半導体装置。
2. 前記還流モード判定手段は、所定の判定基準値を基準として前記還流モードであるか否かを判定し、
   前記還流モード判定手段は、前記判定基準値を切り替える機能を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記還流モード判定手段と前記遮断手段との間に、前記還流モード判定手段から出力される信号のノイズを除去するためのフィルタ手段を備えたことを特徴とする請求項１に記載の半導体装置。
4. 前記入力手段と前記遮断手段との間に設けられ、前記入力手段から出力される信号を遅延させて遅延信号を発生する信号遅延手段と、
   前記信号遅延手段、前記遮断手段、前記還流モード判定手段に接続された合成手段を有し、
   前記合成手段は、前記信号遅延手段から出力される前記遅延信号と、前記還流モード判定手段から出力される信号とを合成した合成信号を生成し、前記合成信号を前記遮断手段に送出することを特徴とする請求項１に記載の半導体装置。
5. 前記検出手段は、前記ダイオードのカソードと前記還流モード判定手段とを接続する配線のみにより構成され、
   前記還流モード判定手段は、前記ダイオードのカソードの電圧により、前記還流モードであるか否かを判定することを特徴とする請求項１に記載の半導体装置。
6. 前記検出手段として、電流値を電圧値に変換するカレントトランスが用いられ、
   前記還流モード判定手段は、前記カレントトランスに流れる電流の方向及び電流値に基づいて、前記還流モードであるか否かを判定することを特徴とする請求項１に記載の半導体装置。
7. 第１のスイッチング素子と、前記第１のスイッチング素子の電流方向と逆方向の電流が流れる向きに、前記第１のスイッチング素子に並列に接続された第１のダイオードとを有する第１の半導体チップと、
   前記第１のスイッチング素子に接続され、前記第１のスイッチング素子をオンさせるためのオン信号を前記第１のスイッチング素子に送る駆動手段と、
   前記駆動手段に接続され、前記オン信号に対応する駆動信号を前記駆動手段に送る入力手段と、
   前記第１のスイッチング素子に接続され相電流を検出するためのカレントトランスと、
   前記カレントトランスに接続され、前記カレントトランスに流れる電流が出力される出力端子と、
   前記カレントトランスに接続され、前記カレントトランスに流れる電流の方向を判定する相電流方向判定手段と、
   前記第１の半導体チップと前記カレントトランスとの接続点に接続され、第２のスイッチング素子と、前記第２のスイッチング素子の電流方向と逆方向の電流が流れる向きに、前記第２のスイッチング素子に並列に接続された第２のダイオードとを有する第２の半導体チップと、
   前記第２のスイッチング素子に接続され、前記第２のトランジスタに電流が流れているか否かを判定するための電流判定手段と、
   前記駆動手段、前記入力手段、前記相電流方向判定手段及び前記電流判定手段に接続された遮断手段とを有し、
   前記遮断手段は、前記相電流方向判定手段により前記カレントトランスに流れる電流が前記出力端子から流れ込む方向であると判定され、かつ、前記電流判定手段により前記第２のスイッチング素子に電流が流れていないと判定された場合に、前記駆動信号を遮断することを特徴とする半導体装置。

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