JPH06113526A - 過電流制限回路 - Google Patents
過電流制限回路Info
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- JPH06113526A JPH06113526A JP4045360A JP4536092A JPH06113526A JP H06113526 A JPH06113526 A JP H06113526A JP 4045360 A JP4045360 A JP 4045360A JP 4536092 A JP4536092 A JP 4536092A JP H06113526 A JPH06113526 A JP H06113526A
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- JP
- Japan
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- circuit
- voltage
- overcurrent limiting
- resistor
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- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 実装面積を縮小し、コストを安くする過電流
制限回路を提供する。 【構成】 ある周波数でスイツチングさせた電流を検出
する場合、検出抵抗Ｒ１に発生する電圧に、ノイズ等に
よりサージ電圧が発生する可能性があるから、そのサー
ジ電圧が発生する期間をマスクするマスク回路１２を設
け、ＲＣフイルタ回路をなくす。
制限回路を提供する。 【構成】 ある周波数でスイツチングさせた電流を検出
する場合、検出抵抗Ｒ１に発生する電圧に、ノイズ等に
よりサージ電圧が発生する可能性があるから、そのサー
ジ電圧が発生する期間をマスクするマスク回路１２を設
け、ＲＣフイルタ回路をなくす。
Description
【０００１】
【産業上の利用分野】本発明は、過電流制限回路に関す
る。
る。
【０００２】
【従来の技術】一般的に、負荷に過電流が流れることに
よるスイツチング素子の破壊を防止するために、過電流
制限回路を設け、一定値の電流以上の電流が流れないよ
うにする。図３に過電流制限回路を設けた一例を示す。
よるスイツチング素子の破壊を防止するために、過電流
制限回路を設け、一定値の電流以上の電流が流れないよ
うにする。図３に過電流制限回路を設けた一例を示す。
【０００３】しかしながら、図３において、パワーＭＯ
Ｓ型電界効果形トランジスタ（以下、パワーＭＯＳＦＥ
Ｔという）Ｑ１のＯＮ時には、ノイズ等によるサージ電
圧が、コンパレータＣ２の＋入力に発生し、サージ電圧
を検出して誤動作する。
Ｓ型電界効果形トランジスタ（以下、パワーＭＯＳＦＥ
Ｔという）Ｑ１のＯＮ時には、ノイズ等によるサージ電
圧が、コンパレータＣ２の＋入力に発生し、サージ電圧
を検出して誤動作する。
【０００４】なお、図３において、１は直流電流、２は
トランス、ＯＳＣは発振器、Ｖｒｅｆは基準電圧、Ｇは
パワーＭＯＳＦＥＴＱ１のゲート、Ｄは同じくドレイ
ン、Ｓ１は同じくソース、Ｃ１，Ｃ２はコンパレータを
示す。また、３はフリツプフロツプ回路を示し、そのＲ
はリセツト入力を、そのＳはセツト入力を、そのＱは出
力を示す。さらに、Ｆ／Ｂはフイードバツク電圧を示
す。そして、図４は、その誤動作している過電流制限時
タイミングチヤートを示す。
トランス、ＯＳＣは発振器、Ｖｒｅｆは基準電圧、Ｇは
パワーＭＯＳＦＥＴＱ１のゲート、Ｄは同じくドレイ
ン、Ｓ１は同じくソース、Ｃ１，Ｃ２はコンパレータを
示す。また、３はフリツプフロツプ回路を示し、そのＲ
はリセツト入力を、そのＳはセツト入力を、そのＱは出
力を示す。さらに、Ｆ／Ｂはフイードバツク電圧を示
す。そして、図４は、その誤動作している過電流制限時
タイミングチヤートを示す。
【０００５】そこで、従来では、図５に示すように、パ
ワーＭＯＳＦＥＴＱ１のドレイン電流、もしくは、図６
に示すように、センス端子付ＦＥＴＱ２のドレイン電流
は、抵抗Ｒ１に発生する電圧信号としてコンパレータＣ
２の＋側に入力される。この検出電圧が抵抗Ｒ２および
コンデンサＣのＲＣフイルタ回路６を通してコンパレー
タＣ２の基準電圧Ｖｒｅｆを超えると、コンパレータＣ
２の出力はＨｉｇｈとなり、フリツプフロツプ出力Ｑを
Ｈｉｇｈにセツトし、コンパレータＣ１の発振器出力
（ＯＳＣ）とフイードバツク電圧（Ｆ／Ｂ）を比較して
出力される制御信号を遮断する。図７は、過電流制限時
タイミングチヤートを示す。
ワーＭＯＳＦＥＴＱ１のドレイン電流、もしくは、図６
に示すように、センス端子付ＦＥＴＱ２のドレイン電流
は、抵抗Ｒ１に発生する電圧信号としてコンパレータＣ
２の＋側に入力される。この検出電圧が抵抗Ｒ２および
コンデンサＣのＲＣフイルタ回路６を通してコンパレー
タＣ２の基準電圧Ｖｒｅｆを超えると、コンパレータＣ
２の出力はＨｉｇｈとなり、フリツプフロツプ出力Ｑを
Ｈｉｇｈにセツトし、コンパレータＣ１の発振器出力
（ＯＳＣ）とフイードバツク電圧（Ｆ／Ｂ）を比較して
出力される制御信号を遮断する。図７は、過電流制限時
タイミングチヤートを示す。
【０００６】
【発明が解決しようとする課題】上記従来技術におい
て、パワーＭＯＳＦＥＴＱ１およびセンス端子付ＦＥＴ
Ｑ２が、制御電圧によりＯＮ／ＯＦＦする際に、ノイズ
等によりサージ電圧が検出電圧に発生し、過電流制限回
路が誤動作する問題があるため、抵抗Ｒ２およびコンデ
ンサＣによるフイルタ回路１１が必要であつた。
て、パワーＭＯＳＦＥＴＱ１およびセンス端子付ＦＥＴ
Ｑ２が、制御電圧によりＯＮ／ＯＦＦする際に、ノイズ
等によりサージ電圧が検出電圧に発生し、過電流制限回
路が誤動作する問題があるため、抵抗Ｒ２およびコンデ
ンサＣによるフイルタ回路１１が必要であつた。
【０００７】しかし、ＲＣフィルタ回路は、発振周波数
（例えば１００ＫＨｚ→１０μｓ）に対してのローパス
フィルタであり、Ｃ，Ｒの時定数が大きくなり、特にコ
ンデンサＣ等の容量が大きくなり、その実装面積が大と
なる欠点があった。また、コスト的にも高価についた。
（例えば１００ＫＨｚ→１０μｓ）に対してのローパス
フィルタであり、Ｃ，Ｒの時定数が大きくなり、特にコ
ンデンサＣ等の容量が大きくなり、その実装面積が大と
なる欠点があった。また、コスト的にも高価についた。
【０００８】本発明は、上記に鑑み、実装面積を縮小で
き、コスト的にも安価にできる過電流制限回路の提供を
目的とする。
き、コスト的にも安価にできる過電流制限回路の提供を
目的とする。
【０００９】
【課題を解決するための手段】本発明による課題解決手
段は、図１，２の如く過電流による素子の保護手段とし
て、パワーＭＯＳＦＥＴのソース側に直列に過電流制限
用抵抗Ｒ１を接続し、パワーＭＯＳＦＥＴに流れる電流
を、抵抗Ｒ１に発生する電圧で検出し、パワーＭＯＳＦ
ＥＴに一定の電流以上流れないように動作させる過電流
制限回路、若しくは過電流による素子の保護手段とし
て、パワーＭＯＳＦＥＴに流れる電流の１／ｎの電流が
検出可能な端子を有するセンス端子付ＦＥＴＱ２に抵抗
Ｒ１を接続し、抵抗Ｒ１に発生する電圧を検出し、セン
ス端子付ＦＥＴに一定の電流以上流れないように動作す
る過電流制限回路において、上記二通りのいづれの場合
も、前記電圧検出時に、前記抵抗Ｒ１にノイズ等により
サージ電圧が発生する期間をマスクするマスク回路１２
が設けられたものである。
段は、図１，２の如く過電流による素子の保護手段とし
て、パワーＭＯＳＦＥＴのソース側に直列に過電流制限
用抵抗Ｒ１を接続し、パワーＭＯＳＦＥＴに流れる電流
を、抵抗Ｒ１に発生する電圧で検出し、パワーＭＯＳＦ
ＥＴに一定の電流以上流れないように動作させる過電流
制限回路、若しくは過電流による素子の保護手段とし
て、パワーＭＯＳＦＥＴに流れる電流の１／ｎの電流が
検出可能な端子を有するセンス端子付ＦＥＴＱ２に抵抗
Ｒ１を接続し、抵抗Ｒ１に発生する電圧を検出し、セン
ス端子付ＦＥＴに一定の電流以上流れないように動作す
る過電流制限回路において、上記二通りのいづれの場合
も、前記電圧検出時に、前記抵抗Ｒ１にノイズ等により
サージ電圧が発生する期間をマスクするマスク回路１２
が設けられたものである。
【００１０】
【作用】上記課題解決手段において、ある周波数でスイ
ツチングさせた電流を検出する場合において、検出する
抵抗Ｒ１に発生する電圧に、ノイズ等によりサージ電圧
が発生し、過電流制限回路が誤動作するため、従来は、
抵抗Ｒ２とコンデンサＣによりフイルタ回路を追加して
検出をするが、これに代わり、ノイズ等によりサージ電
圧が発生する期間をマスクするマスク回路１２を設ける
ことにより、抵抗Ｒ２、コンデンサＣのフイルタ回路を
必要としないで過電流制限が行なうことができる。
ツチングさせた電流を検出する場合において、検出する
抵抗Ｒ１に発生する電圧に、ノイズ等によりサージ電圧
が発生し、過電流制限回路が誤動作するため、従来は、
抵抗Ｒ２とコンデンサＣによりフイルタ回路を追加して
検出をするが、これに代わり、ノイズ等によりサージ電
圧が発生する期間をマスクするマスク回路１２を設ける
ことにより、抵抗Ｒ２、コンデンサＣのフイルタ回路を
必要としないで過電流制限が行なうことができる。
【００１１】したがって、ＲＣフィルタ回路を設けるよ
りも、その実装面積を小にし、また、コスト的にも安価
にできる。
りも、その実装面積を小にし、また、コスト的にも安価
にできる。
【００１２】
【実施例】以下、本発明の一実施例を図１，２に基づい
て説明する。図１は本発明による具体的な回路を示す。
図２は過電流制限時タイミングチヤートである。
て説明する。図１は本発明による具体的な回路を示す。
図２は過電流制限時タイミングチヤートである。
【００１３】図示の如く、本実施例の過電流制限回路
は、パワーＭＯＳＦＥＴＱ１のソースＳ１側に直列に過
電流制限用抵抗Ｒ１を接続し、パワーＭＯＳＦＥＴＱ１
に流れる電流を、抵抗Ｒ１に発生する電圧で検出し、パ
ワーＭＯＳＦＥＴＱ１に一定の電流以上流れないように
動作させている。
は、パワーＭＯＳＦＥＴＱ１のソースＳ１側に直列に過
電流制限用抵抗Ｒ１を接続し、パワーＭＯＳＦＥＴＱ１
に流れる電流を、抵抗Ｒ１に発生する電圧で検出し、パ
ワーＭＯＳＦＥＴＱ１に一定の電流以上流れないように
動作させている。
【００１４】そして、抵抗Ｒ１に発生する電圧信号は、
コンパレータＣ２の＋側に入力される。この検出電圧が
コンパレータＣ２の基準電圧Ｖｒｅｆを超えると、コン
パレータＣ２の出力はＨｉｇｈとなるように制御され
る。
コンパレータＣ２の＋側に入力される。この検出電圧が
コンパレータＣ２の基準電圧Ｖｒｅｆを超えると、コン
パレータＣ２の出力はＨｉｇｈとなるように制御され
る。
【００１５】一方、コンパレータＣ１は、発振器の出力
（ＯＳＣ）とフイードバツク電圧（Ｆ／Ｂ）とを比較し
て、制御信号を出力する。
（ＯＳＣ）とフイードバツク電圧（Ｆ／Ｂ）とを比較し
て、制御信号を出力する。
【００１６】この出力された制御信号は、マスク回路と
しての遅延回路１２によりある期間遅らせ、その出力と
コンパレータＣ２の出力が、ＡＮＤ回路１４に接続され
る。
しての遅延回路１２によりある期間遅らせ、その出力と
コンパレータＣ２の出力が、ＡＮＤ回路１４に接続され
る。
【００１７】前記遅延回路１２は、ＮＯＴ回路１５、抵
抗Ｒ３、コンデンサＣ３およびダイオード１８が、集積
したものである。
抗Ｒ３、コンデンサＣ３およびダイオード１８が、集積
したものである。
【００１８】そして、ＡＮＤ回路１４の出力がフリツプ
フロツプのＳ端子に入力される。その結果、コンパレー
タＣ２の＋入力のノイズ等によるサージ電圧が発生する
期間をマスクすることが可能となる。このマスク回路と
しての遅延回路１２は、オン時間（５００ｎｓ）、オフ
時間（５００ｎｓ）を遅延させるためだけにあるため、
Ｃ３，Ｒ３の時定数も小さくなる。したがって、ＩＣ化
した場合に、従来のＲＣフィルタ回路よりも顕著に、コ
スト、実装面積を縮小できる。
フロツプのＳ端子に入力される。その結果、コンパレー
タＣ２の＋入力のノイズ等によるサージ電圧が発生する
期間をマスクすることが可能となる。このマスク回路と
しての遅延回路１２は、オン時間（５００ｎｓ）、オフ
時間（５００ｎｓ）を遅延させるためだけにあるため、
Ｃ３，Ｒ３の時定数も小さくなる。したがって、ＩＣ化
した場合に、従来のＲＣフィルタ回路よりも顕著に、コ
スト、実装面積を縮小できる。
【００１９】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。例えば、パ
ワーＭＯＳＦＥＴを、パワーＭＯＳＦＥＴに流れる電流
の１／ｎの電流が検出可能な端子を有するセンス端子付
ＦＥＴに置き換えても同じ結果となる。また、マスク部
分を作る他の回路があることはいうまでもない。
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。例えば、パ
ワーＭＯＳＦＥＴを、パワーＭＯＳＦＥＴに流れる電流
の１／ｎの電流が検出可能な端子を有するセンス端子付
ＦＥＴに置き換えても同じ結果となる。また、マスク部
分を作る他の回路があることはいうまでもない。
【００２０】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、パワーＭＯＳＦＥＴ及びセンス端子付ＦＥＴが
ＯＮする際に、ノイズ等によりサージ電圧が発生して
も、その期間にマスクする回路が設けられているため、
抵抗およびコンデンサによるフイルタ回路を必要とする
ことがなく、コスト及び実装面積の縮小ができる。
よると、パワーＭＯＳＦＥＴ及びセンス端子付ＦＥＴが
ＯＮする際に、ノイズ等によりサージ電圧が発生して
も、その期間にマスクする回路が設けられているため、
抵抗およびコンデンサによるフイルタ回路を必要とする
ことがなく、コスト及び実装面積の縮小ができる。
【図１】本発明実施例による過電流制限回路
【図２】本発明実施例による過電流制限時タイミングチ
ヤート
ヤート
【図３】従来の抵抗、コンデンサによるＲＣフイルタ回
路のない過電流制限回路
路のない過電流制限回路
【図４】パワーＭＯＳＦＥＴ及びセンス端子付ＦＥＴが
ＯＮする際にノイズ等によりサージ電圧が発生し、誤動
作をしている過電流制限タイミングチヤート
ＯＮする際にノイズ等によりサージ電圧が発生し、誤動
作をしている過電流制限タイミングチヤート
【図５】パワーＭＯＳＦＥＴ使用による過電流制限回路
【図６】センス端子付ＦＥＴ使用による過電流制限回路
【図７】従来技術による過電流制限時タイミングチヤー
ト
ト
１ 直流電流 ２ トランス １２ 遅延回路（マスク回路） ＯＳＣ 発振器 Ｖｒｅｆ 基準電圧 ＣＳ カレント・センス Ｇ ゲート Ｄ ドレイン Ｓ１ ソース Ｃ１，２ コンパレータ Ｑ１ パワーＭＯＳＦＥＴ Ｑ２ センス端子付ＦＥＴ Ｃ コンデンサ Ｒ１，２ 抵抗 Ｒ フリツプフロツプリセツト入力 Ｓ フリツプフロツプセツト入力 Ｑ フリツプフロツプ出力 Ｆ／Ｂ フイードバツク電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/28 Ｃ 8726−5Ｈ 7/48 Ｚ 9181−5Ｈ
Claims (3)
- 【請求項１】 スイツチング素子に直列に過電流制限用
抵抗を接続し、前記スイツチング素子に流れる電流を、
抵抗に発生する電圧で検出し、スイツチング素子に一定
の電流以上流れないように動作させる過電流制限回路に
おいて、前記電圧検出時に、前記抵抗にノイズ等により
サージ電圧が発生する期間をマスクするマスク回路が設
けられたことを特徴とする過電流制限回路。 - 【請求項２】 請求項１記載のスイツチング素子は、パ
ワーＭＯＳ型電界効果形トランジスタであることを特徴
とする過電流制限回路。 - 【請求項３】 請求項１記載のスイツチング素子は、パ
ワーＭＯＳ型電界効果形トランジスタに流れる電流の１
／ｎの電流が検出可能な端子を有するセンス端子付電界
効果形トランジスタであることを特徴とする過電流制限
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045360A JP2815751B2 (ja) | 1992-03-03 | 1992-03-03 | 過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045360A JP2815751B2 (ja) | 1992-03-03 | 1992-03-03 | 過電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06113526A true JPH06113526A (ja) | 1994-04-22 |
| JP2815751B2 JP2815751B2 (ja) | 1998-10-27 |
Family
ID=12717118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045360A Expired - Fee Related JP2815751B2 (ja) | 1992-03-03 | 1992-03-03 | 過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815751B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312924A (ja) * | 2003-04-09 | 2004-11-04 | Mitsubishi Electric Corp | 半導体デバイスの駆動回路 |
| JP2008072848A (ja) * | 2006-09-14 | 2008-03-27 | Mitsubishi Electric Corp | 半導体装置 |
| KR101021993B1 (ko) * | 2004-08-05 | 2011-03-16 | 페어차일드코리아반도체 주식회사 | 스위칭 모드 파워 서플라이와 그 스위칭 제어 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086083U (ja) * | 1983-11-18 | 1985-06-13 | 三洋電機株式会社 | モ−タの速度検出装置 |
-
1992
- 1992-03-03 JP JP4045360A patent/JP2815751B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086083U (ja) * | 1983-11-18 | 1985-06-13 | 三洋電機株式会社 | モ−タの速度検出装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004312924A (ja) * | 2003-04-09 | 2004-11-04 | Mitsubishi Electric Corp | 半導体デバイスの駆動回路 |
| KR101021993B1 (ko) * | 2004-08-05 | 2011-03-16 | 페어차일드코리아반도체 주식회사 | 스위칭 모드 파워 서플라이와 그 스위칭 제어 장치 |
| JP2008072848A (ja) * | 2006-09-14 | 2008-03-27 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2815751B2 (ja) | 1998-10-27 |
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Legal Events
| Date | Code | Title | Description |
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