JP2970054B2 - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP2970054B2 JP2970054B2 JP13089491A JP13089491A JP2970054B2 JP 2970054 B2 JP2970054 B2 JP 2970054B2 JP 13089491 A JP13089491 A JP 13089491A JP 13089491 A JP13089491 A JP 13089491A JP 2970054 B2 JP2970054 B2 JP 2970054B2
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- power supply
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- voltage
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はＤＣ−ＤＣコンバータに
関する。
関する。
【０００２】
【従来の技術】従来のＤＣ−ＤＣコンバータは、例えば
図５に示されるように、電源＋Ｖに５Ｖを印加したとき
に出力＋Ｖｏｕｔに＋１０Ｖ程度の電圧が出力される倍
電圧回路の場合には、発振器と電圧レベル変換器及び各
電源を保護する電源保護ダイオード８を有している。
図５に示されるように、電源＋Ｖに５Ｖを印加したとき
に出力＋Ｖｏｕｔに＋１０Ｖ程度の電圧が出力される倍
電圧回路の場合には、発振器と電圧レベル変換器及び各
電源を保護する電源保護ダイオード８を有している。
【０００３】次に図５に示された回路の動作について説
明する。例えば倍電圧回路図５の場合には、電源電圧＋
Ｖを印加すると、初めは発振回路及び電圧レベル変換器
はまだ動いていないので、出力電圧＋Ｖｏｕｔは＋Ｖｏ
ｕｔと＋Ｖ間に構成されている電源保護ダイオードのた
めに電源電圧＋Ｖよりダイオード１個分のＶｆ（順方向
バイアス約０．６Ｖ）だけ低い電圧となる（図６Ａ−Ｂ
区間参照）。
明する。例えば倍電圧回路図５の場合には、電源電圧＋
Ｖを印加すると、初めは発振回路及び電圧レベル変換器
はまだ動いていないので、出力電圧＋Ｖｏｕｔは＋Ｖｏ
ｕｔと＋Ｖ間に構成されている電源保護ダイオードのた
めに電源電圧＋Ｖよりダイオード１個分のＶｆ（順方向
バイアス約０．６Ｖ）だけ低い電圧となる（図６Ａ−Ｂ
区間参照）。
【０００４】その後電源電圧＋Ｖの上昇がある電圧を越
えると発振回路及び電圧レベル変換器が動きだし（図６
Ｂ点）、出力電圧＋Ｖｏｕｔは電源電圧の約２倍とな
る。
えると発振回路及び電圧レベル変換器が動きだし（図６
Ｂ点）、出力電圧＋Ｖｏｕｔは電源電圧の約２倍とな
る。
【０００５】
【発明の解決しようとする課題】しかしながら、この従
来のＤＣ−ＤＣコンバータでは、図６のＡ〜Ｂ区間に示
す様に、正常動作時（Ｖｏｕｔ＞＋Ｖ＞ＧＮＤ）と異な
り、各電圧の関係が＋Ｖ（電源電圧）＞Ｖｏｕｔ（出力
電圧）＞ＧＮＤとなるために、内部に構成されている電
源ダイオード８が順方向にバイアスされ、その結果電流
が流れ回路が誤動作する可能性がある。この回路を同一
半導体基板上に形成しようとした場合にはこの電圧の関
係よりもしＶｏｕｔをＳｕｂ電位としたならラッチアッ
プが生じＤＣ−ＤＣコンバータが動作しなくなる可能性
があった。
来のＤＣ−ＤＣコンバータでは、図６のＡ〜Ｂ区間に示
す様に、正常動作時（Ｖｏｕｔ＞＋Ｖ＞ＧＮＤ）と異な
り、各電圧の関係が＋Ｖ（電源電圧）＞Ｖｏｕｔ（出力
電圧）＞ＧＮＤとなるために、内部に構成されている電
源ダイオード８が順方向にバイアスされ、その結果電流
が流れ回路が誤動作する可能性がある。この回路を同一
半導体基板上に形成しようとした場合にはこの電圧の関
係よりもしＶｏｕｔをＳｕｂ電位としたならラッチアッ
プが生じＤＣ−ＤＣコンバータが動作しなくなる可能性
があった。
【０００６】また、外部にＤＣ−ＤＣコンバータ出力の
電圧を供給している場合には、ＤＣ−ＤＣコンバータの
電圧が印加されていない時にＤＣ−ＤＣコンバータの出
力端子に逆の極性または低い電圧が印加された場合に、
ＤＣ−ＤＣコンバータが立ち上がりにくくなり、最悪の
場合には動かなくなるという課題があった。
電圧を供給している場合には、ＤＣ−ＤＣコンバータの
電圧が印加されていない時にＤＣ−ＤＣコンバータの出
力端子に逆の極性または低い電圧が印加された場合に、
ＤＣ−ＤＣコンバータが立ち上がりにくくなり、最悪の
場合には動かなくなるという課題があった。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＤＣ−
ＤＣコンバータを提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＤＣ−
ＤＣコンバータを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＤＣ−ＤＣコンバータは、出力端子と
電源間にトランジスタを有しＤＣ−ＤＣコンバータが動
きだす前はトランジスタを“オン”にして電源と出力端
子をショートさせ動作後はトランジスタを“オフ”にし
て出力電圧と電源間をオープンにするように電源−出力
端子間のトランジスタを制御する制御回路を備えて構成
される。
に、本発明に係るＤＣ−ＤＣコンバータは、出力端子と
電源間にトランジスタを有しＤＣ−ＤＣコンバータが動
きだす前はトランジスタを“オン”にして電源と出力端
子をショートさせ動作後はトランジスタを“オフ”にし
て出力電圧と電源間をオープンにするように電源−出力
端子間のトランジスタを制御する制御回路を備えて構成
される。
【０００９】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１１】図１を参照するに、正の倍電圧回路である
ＤＣ−ＤＣコンバータ１の出力端子＋Ｖｏｕｔと電源＋
Ｖ間にＰｃｈＭＯＳトランジスタ６が接続され、そのゲ
ートは２ｋΩ程度のプルアップ抵抗（Ｒｐ）４を通して
出力端子＋Ｖｏｕｔに接続されると共に、ＮｃｈＭＯＳ
トランジスタ７を通してＧＮＤへ接続されている。
ＤＣ−ＤＣコンバータ１の出力端子＋Ｖｏｕｔと電源＋
Ｖ間にＰｃｈＭＯＳトランジスタ６が接続され、そのゲ
ートは２ｋΩ程度のプルアップ抵抗（Ｒｐ）４を通して
出力端子＋Ｖｏｕｔに接続されると共に、ＮｃｈＭＯＳ
トランジスタ７を通してＧＮＤへ接続されている。
【００１２】このＮｃｈＭＯＳトランジスタ７のゲート
は、パワーオンリセット回路に接続されている。本実施
例においては、このパワーオンリセット回路は抵抗２、
コンデンサ３及びシュミット回路５により構成されてい
る。
は、パワーオンリセット回路に接続されている。本実施
例においては、このパワーオンリセット回路は抵抗２、
コンデンサ３及びシュミット回路５により構成されてい
る。
【００１３】また、出力端子、各電源端子間には電源保
護ダイオード８が接続されている。
護ダイオード８が接続されている。
【００１４】次に第１の実施例による回路の動作につい
て説明する。
て説明する。
【００１５】電源が投入されると抵抗２とコンデンサ３
の時定数によって電源が立ち上がっていくある電圧まで
はシュミット回路５がセットされ、シュミット回路の出
力は“Ｈ”レベルとなる。
の時定数によって電源が立ち上がっていくある電圧まで
はシュミット回路５がセットされ、シュミット回路の出
力は“Ｈ”レベルとなる。
【００１６】シュミット回路５の出力が“Ｈ”レベルの
場合には、ＮｃｈＭＯＳトランジスタ７は“オン”状態
になり、その結果、ＰｃｈＭＯＳトランジスタ６のゲー
トにはＧＮＤ電位が印加され、“オン”状態となり、出
力電圧＋Ｖｏｕｔと電源電圧＋Ｖは同電位となる（図２
Ａ〜Ｂ点参照）。
場合には、ＮｃｈＭＯＳトランジスタ７は“オン”状態
になり、その結果、ＰｃｈＭＯＳトランジスタ６のゲー
トにはＧＮＤ電位が印加され、“オン”状態となり、出
力電圧＋Ｖｏｕｔと電源電圧＋Ｖは同電位となる（図２
Ａ〜Ｂ点参照）。
【００１７】電源が立ち上がり、シュミット回路５がリ
セットされる状態まで電源電圧＋Ｖが立ち上がると、シ
ュミット回路５の出力は“Ｌ”レベルとなり、ＮｃｈＭ
ＯＳトランジスタ７は“オフ”となり、ＰｃｈＭＯＳト
ランジスタ６のゲート電圧は＋Ｖｏｕｔ電位となり、Ｐ
ｃｈＭＯＳトランジスタ６は“オフ”となる。するとＤ
Ｃ−ＤＣコンデンサ１が動き出し、電源電圧＋Ｖｏｕｔ
電位は急激に上昇し、ＰｃｈＭＯＳトランジスタ６は完
全に“オフ”となる。（図２Ｂ点〜）図３は本発明によ
る第２の実施例を示す回路構成図である。
セットされる状態まで電源電圧＋Ｖが立ち上がると、シ
ュミット回路５の出力は“Ｌ”レベルとなり、ＮｃｈＭ
ＯＳトランジスタ７は“オフ”となり、ＰｃｈＭＯＳト
ランジスタ６のゲート電圧は＋Ｖｏｕｔ電位となり、Ｐ
ｃｈＭＯＳトランジスタ６は“オフ”となる。するとＤ
Ｃ−ＤＣコンデンサ１が動き出し、電源電圧＋Ｖｏｕｔ
電位は急激に上昇し、ＰｃｈＭＯＳトランジスタ６は完
全に“オフ”となる。（図２Ｂ点〜）図３は本発明によ
る第２の実施例を示す回路構成図である。
【００１８】第３を参照するに、負の倍電圧回路である
ＤＣ−ＤＣコンバータ１の出力電圧端子Ｖｏｕｔと電源
ＧＮＤ間にＮｃｈＭＯＳトランジスタ９が接続され、そ
のゲートは２ｋΩ程度のプルダウン抵抗（Ｒｐ）１１を
通して出力端子−Ｖｏｕｔに接続されると共にＮｃｈＭ
ＯＳトランジスタ１０を通して電源＋Ｖに接続されてい
る。
ＤＣ−ＤＣコンバータ１の出力電圧端子Ｖｏｕｔと電源
ＧＮＤ間にＮｃｈＭＯＳトランジスタ９が接続され、そ
のゲートは２ｋΩ程度のプルダウン抵抗（Ｒｐ）１１を
通して出力端子−Ｖｏｕｔに接続されると共にＮｃｈＭ
ＯＳトランジスタ１０を通して電源＋Ｖに接続されてい
る。
【００１９】ＮｃｈＭＯＳトランジスタ１０のゲートは
前記第１の実施例と同様のパワーオンリセット回路に接
続されている。即ち、本実施例では抵抗２、コンデンサ
３及びシュミット回路５を用いてパワーオンリセット回
路を構成している。
前記第１の実施例と同様のパワーオンリセット回路に接
続されている。即ち、本実施例では抵抗２、コンデンサ
３及びシュミット回路５を用いてパワーオンリセット回
路を構成している。
【００２０】動作については、前記第１の実施例の出力
電圧が負に出るのみであり、他の基本的な動作は第１の
実施例と同じである。
電圧が負に出るのみであり、他の基本的な動作は第１の
実施例と同じである。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＤＣ−ＤＣコンバータの出力端子と電源端子間にトラン
ジスタを接続し、ＤＣ−ＤＣコンバータの動作前後でこ
のトランジスタを“オン”、又は“オフ”する様にした
ので、電源投入直後ＤＣ−ＤＣコンバータが動作してい
ない間においては出力電圧の電圧が電源電圧となってお
り、安定しているため（図２、図４参照）にＤＣ−ＤＣ
コンバータから電圧を供給される回路及びＤＣ−ＤＣコ
ンバータ自体の誤動作を防ぐという効果が得られる。
ＤＣ−ＤＣコンバータの出力端子と電源端子間にトラン
ジスタを接続し、ＤＣ−ＤＣコンバータの動作前後でこ
のトランジスタを“オン”、又は“オフ”する様にした
ので、電源投入直後ＤＣ−ＤＣコンバータが動作してい
ない間においては出力電圧の電圧が電源電圧となってお
り、安定しているため（図２、図４参照）にＤＣ−ＤＣ
コンバータから電圧を供給される回路及びＤＣ−ＤＣコ
ンバータ自体の誤動作を防ぐという効果が得られる。
【００２２】また本発明によれば、ＤＣ−ＤＣコンバー
タを半導体基板上に構成し、ＳＵＢ電位をＤＣ−ＤＣコ
ンバータ出力電圧としたときに、従来と異なり、ＤＣ−
ＤＣコンバータ動作前の出力電圧は電源電圧より低くな
ることはないために、ラッチアップ等の誤動作を防ぐこ
とができるという効果が得られる。
タを半導体基板上に構成し、ＳＵＢ電位をＤＣ−ＤＣコ
ンバータ出力電圧としたときに、従来と異なり、ＤＣ−
ＤＣコンバータ動作前の出力電圧は電源電圧より低くな
ることはないために、ラッチアップ等の誤動作を防ぐこ
とができるという効果が得られる。
【図１】本発明に係るＤＣ−ＤＣコンバータの第１の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図２】図１に示した回路に電源＋Ｖを投入した直後の
出力電圧、各電源の波形図である。
出力電圧、各電源の波形図である。
【図３】本発明に係るＤＣ−ＤＣコンバータの第２の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図４】図３に示した回路に電源を投入した直後の出力
電圧、各電源の波形図である。
電圧、各電源の波形図である。
【図５】従来のＤＣ−ＤＣコンバータの回路図である。
【図６】従来のＤＣ−ＤＣコンバータの出力電圧、各電
源の波形図である。
源の波形図である。
１…ＤＣ−ＤＣコンバータ ２…抵抗 ３…コンデンサ ４…プルアップ抵抗 ５…シュミット回路 ６…ＰｃｈＭＯＳトランジスタ ７…ＮｃｈＭＯＳトランジスタ ８…電源ダイオード ９…ＮｃｈＭＯＳトランジスタ １０…ＮｃｈＭＯＳトランジスタ １１…プルダウン抵抗
Claims (2)
- 【請求項１】 出力端子と電源間にトランジスタを有
し、ＤＣ−ＤＣコンバータが動く前は前記トランジスタ
を“オン”にして電源と出力端子とをショートさせ動作
後は前記トランジスタを“オフ”にして電源と出力端子
をオープンにするように電源−出力端子間の前記トラン
ジスタを制御する制御回路を有することを特徴としたＤ
Ｃ−ＤＣコンバータ。 - 【請求項２】 前記制御回路を、抵抗とコンデンサとシ
ュミット回路により形成されたパワーオンリセット回路
により構成したことを更に特徴とする請求項１に記載の
ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13089491A JP2970054B2 (ja) | 1991-06-03 | 1991-06-03 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13089491A JP2970054B2 (ja) | 1991-06-03 | 1991-06-03 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0576166A JPH0576166A (ja) | 1993-03-26 |
| JP2970054B2 true JP2970054B2 (ja) | 1999-11-02 |
Family
ID=15045204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13089491A Expired - Fee Related JP2970054B2 (ja) | 1991-06-03 | 1991-06-03 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970054B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4167225B2 (ja) * | 2002-10-08 | 2008-10-15 | 富士通株式会社 | 電圧安定化回路及び制御方法 |
| JP2011014738A (ja) * | 2009-07-02 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体集積回路 |
-
1991
- 1991-06-03 JP JP13089491A patent/JP2970054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576166A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |