WO2005091358A1

WO2005091358A1 - 半導体集積回路装置及びそれを用いたスイッチング電源装置

Info

Publication number: WO2005091358A1
Application number: PCT/JP2005/004446
Authority: WO
Inventors: Hirokazu Oki; Yuzo Ide
Original assignee: Rohm Co., Ltd
Priority date: 2004-03-23
Filing date: 2005-03-14
Publication date: 2005-09-29
Also published as: EP1737032A4; KR20060132941A; JPWO2005091358A1; US20070188155A1; CN1930677A; EP1737032A1; JP4855249B2; CN100429764C; TW200537779A

Abstract

　スイッチ素子を介して所定の電圧を電圧出力端子から電圧出力線を通じて外部へ出力する出力部と、電圧出力線または電圧出力端子に隣接した位置に配置された信号入力線または信号入力端子に外部から入力される制御信号に基づいて所定の制御を行う制御部とを備える半導体集積回路装置において、電圧出力端子が隣接する端子と短絡した場合であっても破壊されることのない信頼性の高い半導体集積回路装置にするため、信号入力線または信号入力端子に基準電圧よりも高い電圧が入力されたことを検出し電圧検出信号として出力部に与える電圧検出部を設け、出力部は電圧検出信号が与えられたときにはスイッチ素子を開放するようにする。

Description

明細書

半導体集積回路装置及びそれを用いたスイッチング電源装置

技術分野

[0001] 図 6は従来の半導体集積回路装置の構成を概略的に示す回路ブロック図である。

図 6において、 90は半導体集積回路装置（以後、 IC(Integrated Circuit)という）であり、 IC90は電圧 Voutが出力される電圧出力端子 91と、制御信号 SOが入力される信号入力端子 92と、直流電源 Vpp (電圧は、例えば、 50V)と電圧出力端子 91との間に接続されている Pチャンネル型の MOS(Metal Oxide Semiconductor)トランジスタ 93と、接続端子 98を介して外部力も与えられる信号に基づいて MOSトランジスタ 93 を駆動する駆動回路 97と、制御信号 SOに基づいて所定の制御を行う制御部 94とから構成されている。 MOSトランジスタ 93のドレインは直流電源 Vppに接続され、ソースは電圧出力端子 91に接続され、ゲートは駆動回路 97に接続されて、る。

[0002] また、制御部 94は、制御信号 SOを増幅して内部制御回路 96に与える NPNトランジスタ 95を有しており、 NPNトランジスタ 95のベースは信号入力端子 92に接続され、コレクタは内部制御回路 96に接続され、ェミッタはグランドに接続されている。そして、制御信号 SOの H (High)レベル ZL (LOW)レベルに応じて NPNトランジスタ 95 がオン Zオフすることにより、制御信号 SOが内部制御回路 96に伝えられ、それに応じて内部制御回路 96は所定の制御を行い、その制御出力は接続端子 99を介して外部へ出力される。尚、制御部 94の耐圧は、例えば、 7Vに設定されている。

[0003] このような構成の IC90を基板にハンダ付けして実装する時、電圧出力端子 91と信号入力端子 92とが IC90のパッケージの外周部にぉ、て互いに隣接するように配置されている場合には、電圧出力端子 91と信号入力端子 92との間にハンダブリッジが発生することがある。或いは、長期間使用している間にゴミ等の異物が電圧出力端子 91と信号入力端子 92との間に挟まる場合もある。そして、その異物が導電性を有している場合や、ハンダブリッジが発生した場合等、即ち、電圧出力端子 91と信号入力端子 92との間が異物ゃノ、ンダブリッジ等の導電体 80により略短絡状態になった場合、 MOSトランジスタ 93がオンすると、高電圧 (例えば、 50V)が信号入力端子 92を介して NPNトランジスタ 95を含む制御部 94に印加されることになり、低耐圧 (例えば、 7V)素子で構成されている制御部 94は電圧破壊されてしまう可能性がある。

[0004] このような短絡事故が発生しても、制御部 94が破壊されることを防止するためには

、制御部 94の耐圧を直流電源 Vppの電圧以上に上げる力信号入力端子 92にツエナーダイオード等の電圧クランプ素子 100を取り付けて、制御部 94に印加される電圧が所定の電圧以上にならなヽようにクランプして過電圧保護をすれば良ヽ。

[0005] また、昇圧回路で高電圧を検出したときに、出力用トランジスタのゲートに供給される信号電圧の昇圧を停止して出力用トランジスタの破壊防止を図ったものもある（例えば、特許文献 1参照)。

特許文献 1：特開 2000— 3591号公報

発明の開示

発明が解決しょうとする課題

[0006] し力しながら、制御部 94の耐圧を直流電源 Vppの電圧以上に上げるためには、制御部 94を構成する素子を全て耐圧の高い素子にする必要があり、コストの上昇を招くという問題があった。また、信号入力端子 92にツエナーダイオード等の電圧クランプ素子 100を取り付けると、制御部 94が破壊されることは防止できる力 MOSトランジスタ 93から導電体 80を介して電圧クランプ素子 100に流れる電流を制限するで電流制限機能を設けなければ、その電流により MOSトランジスタ 93や導電体 80を含む短絡経路の配線等が発熱して IC90そのものが破壊されたり、 IC90を実装する基板等が発煙、発火したりするという問題があった。更に、電流制限機能を設けた場合、 IC90は発煙、発火には至らないまでも発熱するし、無駄な消費電力が発生する。

[0007] また、特許文献 1に記載の従来技術では、電源電圧が所定の電圧よりも高くなつた場合における出力用トランジスタの破壊を防止することはできるが、出力端子が隣接する端子と略短絡状態になって出力用トランジスタ力も出力される高電圧が、隣接する端子に接続された制御回路等に印加されることにより、その制御回路等が破壊されることを防止することはできな、とヽぅ問題があった。

[0008] 本発明は、上記の問題点に鑑み、スィッチ素子を介して所定の電圧を電圧出力端子から装置外部へ出力する半導体集積回路装置及びそれを用いたスイッチング電源装置であって、前記電圧出力端子が隣接する端子と短絡した場合であっても破壊されることのなヽ信頼性の高!、半導体集積回路装置及びそれを用いたスイッチング電源装置を提供することを目的とする。

課題を解決するための手段

[0009] 上記目的を達成するために本発明は、第 1の電源電圧で動作する入力回路に外部よりつながる入力配線と、該入力配線に隣接するとともに前記第 1の電源電圧よりも高い第 2の電源電圧で動作するスィッチ素子の出力につながって外部に導出される出力配線とを有する半導体集積回路装置において、前記入力配線に基準電圧よりも高い電圧が入力されたことを検出して、前記入力配線に隣接する前記出力配線につながる前記スィッチ素子の出力を禁止するようにしたことを特徴とするものである。この構成〖こよると、前記入力配線と出力配線とが略短絡状態になった場合に、前記入力回路に第 2の電源電圧が印加されないようにすることができる。

[0010] また、本発明は、スィッチ素子を介して所定の電圧を電圧出力端子カゝら外部へ出力する出力部と、電圧入力端子に外部から入力される電圧が基準電圧よりも高いときには前記スィッチ素子を開放するように制御可能な制御部とを備える半導体集積回路装置において、前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成〖こよると、前記電圧出力端子が隣接する前記電圧入力端子と略短絡状態になった場合に、前記電圧出力端子から前記電圧入力端子に印加される電圧が前記基準電圧よりも高くなることを防止することができる。

[0011] また、本発明は、直流電圧をスィッチ素子でスイッチングしたパルス電圧を電圧出力端子力外部の平滑回路へ出力する出力部と、電圧入力端子に外部から入力される前記平滑回路の出力電圧に基づく帰還電圧と基準電圧とがー致するように前記スィッチ素子を制御する制御部とを備える半導体集積回路装置において、前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成によると、前記電圧出力端子が隣接する前記電圧入力端子と略短絡状態になった場合に、前記電圧出力端子力前記電圧入力端子に印加されるパルス電圧が前記基準電圧よりも高くなることを防止することができる。

[0012] また、本発明は、スィッチ素子を介して所定の電圧を電圧出力端子から電圧出力線を通じて外部へ出力する出力部と、前記電圧出力線または前記電圧出力端子に隣接した位置に配置された信号入力線または信号入力端子に外部カゝら入力される制御信号に基づいて所定の制御を行う制御部とを備える半導体集積回路装置において、前記信号入力線または前記信号入力端子に基準電圧よりも高い電圧が入力されたことを検出し電圧検出信号として前記出力部に与える電圧検出部を設け、前記出力部は前記電圧検出信号が与えられたときには前記スィッチ素子を開放することを特徴とするものである。この構成〖こよると、前記電圧出力線または電圧出力端子力隣接する前記信号入力線または信号入力端子と略短絡状態になった場合に、前記電圧出力線または電圧出力端子力前記電圧入力線または電圧入力端子に印加される電圧が前記基準電圧よりも高くなることを防止することができる。

[0013] また、例えば、前記出力部は、前記スィッチ素子を駆動するための駆動信号を生成する駆動回路と、前記駆動信号と前記電圧検出信号との論理積をとつてその出力を前記スィッチ素子の制御端子に与える論理ゲートとを備えると良い。この構成によると、前記電圧検出信号が与えられていないときには前記スィッチ素子を前記駆動回路からの駆動信号に応じて閉成 Z開放することができ、前記電圧検出信号が与えられたときには前記駆動回路からの駆動信号に拘わらず前記スィッチ素子を開放することがでさる。

[0014] また、例えば、前記電圧検出部は、前記信号入力端子の電圧が前記基準電圧よりも高いときに通電する第 1のトランジスタと、第 1のトランジスタとともにカレントミラー回路を構成する第 2のトランジスタとを備え、第 2のトランジスタをプルアップしてヽる抵抗と第 2のトランジスタとの接続ノードから前記電圧検出信号を出力すると良い。この構成によると、前記信号入力端子の電圧に応じて前記抵抗と第 2のトランジスタとの接続ノードの電圧を変化させ、この変化した電圧を前記電圧検出信号とすることにより、簡単な構成で前記信号入力端子の電圧が基準電圧より高くなつたことを検出することができる。

[0015] また、例えば、前記電圧検出部は、更に前記信号入力端子と前記第 1のトランジスタとの間の電流経路にダイオードを備え、該ダイオードの順方向電圧と前記第 1のトランジスタのベースーェミッタ間電圧との加算値が前記基準電圧に相当するようにすると良い。この構成〖こよると、所望の基準電圧を得る回路を簡単に構成できる。 [0016] また、本発明は、外部制御装置力与えられる出力制御信号に基づいて閉成 Z開放されるスィッチ素子を介して所定の電圧を電圧出力端子カゝら装置外部へ出力する出力部と、外部からリセット入力信号が入力されるリセット入力端子と、前記リセット入力信号の電圧が基準電圧よりも高いときに前記外部制御装置の前記出力制御信号の出力動作を停止させるリセット出力信号を前記外部制御装置に与える制御部とを備える半導体集積回路装置において、前記リセット入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成〖こよると、前記電圧出力端子が隣接する前記リセット入力端子と略短絡状態になった場合であっても、前記外部制御装置をリセットして前記外部制御信号の出力動作を停止させることにより、前記電圧出力端子力前記リセット入力端子に印加される電圧が前記基準電圧よりち高くなることを防止することができる。

[0017] また、例えば、前記スィッチ素子の素子耐圧は、前記制御部の素子耐圧よりも高、と、前記スィッチ素子を介して前記制御部の素子耐圧を超える電圧を出力することができる。

[0018] また、例えば、前記半導体集積回路装置を用いたスイッチング電源装置にすると、スイッチングされたパルス電圧が出力される電圧出力端子が半導体集積回路装置の制御部に接続された隣接する端子と略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されることが防止できる。

発明の効果

[0019] 本発明によると、互いに隣接する前記入力配線と出力配線とが略短絡状態になつた場合であっても、前記入力回路に第 2の電源電圧が印加されないので、第 2の電源電圧が前記入力回路の耐圧を超える場合であっても、前記入力回路の耐圧を上げたり、過電圧保護を図ったりすることなぐ前記入力回路が電圧破壊されることを防止することができ、コストを増大させることなく信頼性の高、半導体集積回路装置を実現することができる。

[0020] また、本発明によると、前記電圧出力端子が、隣接する前記電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなぐまた、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高、半導体集積回路装置を実現することができる。

[0021] また、本発明によると、前記電圧出力端子が、隣接する前記電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記電圧出力端子から出力されるパルス電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなぐまた、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高ヽ半導体集積回路装置を実現することができる。

[0022] また、本発明によると、前記電圧出力線または電圧出力端子が、隣接する前記電圧入力線または電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなぐまた、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高、半導体集積回路装置を実現することができる。

[0023] また、本発明によると、前記電圧出力端子が、隣接する前記リセット入力端子と外部で略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印カロされることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなぐまた、前記リセット入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高、半導体集積回路装置を実現することができる。

[0024] また、本発明によると、前記半導体集積回路装置を用いたスイッチング電源装置にしたので、スイッチングされたパルス電圧が出力される電圧出力端子が半導体集積回路装置の制御部に接続された端子と略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されることが防止でき、前記制御部が電圧破壊されることを防止した信頼性の高いスイッチング電源装置を実現することができる。図面の簡単な説明

[0025] [図 1]本発明の第 1実施形態の半導体集積回路装置の構成を示す回路ブロック図である。

[図 2]本発明の第 2実施形態のレギユレータ ICの構成を示す回路ブロック図である。

[図 3]本発明の第 3実施形態の半導体集積回路装置の構成を示す回路ブロック図である。

[図 4]図 3に示す電圧検出部の具体的回路の一例を示す回路図である。

[図 5]本発明の第 4実施形態の半導体集積回路装置の構成を示す回路ブロック図である。

[図 6]従来の半導体集積回路装置の構成を示す回路ブロック図である。

符号の説明

[0026] 1、 10、 60 IC (半導体集積回路装置）

2、 12、 62 電圧出力端子

2aゝ 12aゝ 62a 出力酉己線

3 電圧入力端子

3aゝ 13aゝ 63a 入力酉己線

4、 14、 40、 64 出力部

5、 15、 41、 65 MOSトランジスタ（スィッチ:

6、 16、 42、 66 駆動回路

7、 17、 50、 67 制御部 (入力回路）

8、 18、 68 コンノレータ

9、 19、 51、 69 基準電圧源

11、 29、 39、 59、 61 電源端子

13、 24、 73 信号入力端子

21 NANDゲート（論理ゲート)

22 電圧検出部 23 カレントミラー回路

25 NPNトランジスタ

26、 74 内部制御回路

27、 28 接続端子

30 スイッチング電源装置

31 レギユレータ IC (半導体集積回路装置)

32 IN端子

33 SW端子 (電圧出力端子）

34 INV端子 (電圧入力端子）

35 FB端子

36 GND端子

37 平滑回路

38 遅れ位相補償回路

52 誤差増幅器

53 PWMコンパレータ

54 発振回路

63 リセット入力端子

70 出力制御端子

71 リセット出力端子

72 マイコン (外部制御装置）

C1 平滑用コンデンサ

C2、 C3、 C4 コンデンサ

D1、D11、D12 ダイオード

L1 コイル

R1、R2、R3、R11 分圧抵抗

Ql、 Q2 NPNトランジスタ

Vcc 内部制御電源

Vdd 直流電源 (第 1の電源電圧） Vpp 直流電源 (第 2の電源電圧）

Vref 基準電圧

発明を実施するための最良の形態

[0027] 以下に、本発明の実施形態を図面を参照して説明する。図 1は、本発明の第 1実施形態の ICの構成を概略的に示す回路ブロック図である。図 1において、 1は ICであり、 IC1は、電圧出力端子 2から外部出力配線 2aを介して電圧 Voutを外部へ出力する出力部 4と、外部入力配線 3aから電圧入力端子 3を介して外部から与えられる外部入力または出力制御電圧 Ventに基づいて出力部 4を制御するとともに、信号入力端子 24を介して与えられる制御信号 S5に基づいて所定の制御を行う制御部 7とから構成されている。

[0028] また、 IC1の各部の動作電源としての直流電源 Vdd (電圧は、例えば、 5V)が電源端子 29を介して与えられている。尚、電圧出力端子 2と電圧入力端子 3とが IC1のパッケージの外周部に互ヽに隣接するように配置されて、る力、或いは出力配線 2aと入力配線 3aとが途中で隣接するように配置されて、る。

[0029] 出力部 4は、直流電源 Vddの電圧よりも高!、電圧の直流電源 Vpp (電圧は、例えば、 50V)と電圧出力端子 2との間に接続された Pチャンネル型の MOSトランジスタ 5と、接続端子 27を介して外部から与えられる信号に基づヽて MOSトランジスタ 5を駆動する駆動回路 6とを備えている。 MOSトランジスタ 5のドレインは直流電源 Vppに接続され、ソースは電圧出力端子 2に接続され、ゲートは駆動回路 6に接続されている。

[0030] また、制御部 7は、制御信号 S5を増幅して内部制御回路 26に与える NPNトランジスタ 25を備え、 NPNトランジスタ 25のベースは信号入力端子 24に接続され、コレクタは内部制御回路 26に接続され、ェミッタはグランドに接続されている。そして、制御信号 S5の Hレベル ZLレベルに応じて NPNトランジスタ 25がオン Zオフすることにより、制御信号 S5が内部制御回路 26に伝えられ、それに応じて内部制御回路 26は所定の制御を行い、その制御出力は接続端子 28を介して外部へ出力される。

[0031] 更に、制御部 7は、コンパレータ 8と基準電圧源 9とを備え、コンパレータ 8の非反転入力端子（+ )は電圧入力端子 3に接続され、反転入力端子 (一)は基準電圧源 9〖こ接続されている。そして、コンパレータ 8の出力端子は駆動回路 6の入力端子に接続されている。このコンパレータ 8は、非反転入力端子（+ )に与えられる出力制御電圧 Ventと反転入力端子 (一）に与えられている基準電圧 Vref (例えば、 2V)とを比較し、出力制御電圧 Ventが基準電圧 Vre;fより高い場合は出力を Hレベルにし、出力制御電圧 Ventが基準電圧 Vre;fより低い場合は出力を Lレベルにする。また、制御部 7 の耐圧は、例えば、 7Vに設定されている。尚、図 1では電圧入力端子 3に入力配線 3 aが接続されている力この入力配線 3aは必ずしも必要ではなぐ通常使用時には、電圧入力端子 3にコンパレータ 8の出力が Lレベルとなるような入力電圧が設定されていれば良い。

[0032] そして、駆動回路 6はコンパレータ 8の出力をバッファリングして MOSトランジスタ 5 のゲートに出力し、 MOSトランジスタ 5を駆動する。即ち、コンパレータ 8の出力が H レベルの場合は MOSトランジスタ 5をオフさせ、 Lレベルの場合はオンさせる。このとき、電圧出力端子 2から出力される電圧 Voutは、 MOSトランジスタ 5がオンしているときは直流電源 Vppの電圧と略同等の電圧（約 50V)となり、 MOSトランジスタ 5がォフしているときは 0Vとなる。

[0033] このような構成の IC1において、上述した従来例と同様に、電圧出力端子 2と信号入力端子 24との間には、電圧入力端子 3または入力配線 3aが有るので、電圧出力端子 2と信号入力端子 24との間、または出力配線 2aと制御信号 S5の入力配線との間は、異物やノヽンダブリッジ等の導電体 80によって短絡しに《なる。また、電圧出力端子 2と電圧入力端子 3との間が短絡状態になった場合、或いは、出力配線 2aと入力配線 3aとが途中で略短絡状態になった場合は、電圧入力端子 3を介して制御部 7に電圧 Voutが印加されることになる。しかし、その場合、電圧入力端子 3の電圧、即ち、コンパレータ 8の非反転入力端子（+ )電圧が基準電圧 Vre;fより高くなると同時に、コンパレータ 8の出力は Hレベルとなり MOSトランジスタ 5をオフさせる。そのため、電圧入力端子 3に印加される電圧 Voutが基準電圧 Vrefを超える電圧になることはない。

[0034] 従って、このような短絡事故が発生した場合であっても制御部 7が電圧破壊されることはない。また、このような場合でも、 MOSトランジスタ 5がオフすることにより導電体 8 0や短絡経路の素子や配線等に大きな電流が流れることはな、ので、それらの発熱により IC1を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

[0035] このように、電圧出力端子 2に隣接する位置に電圧入力端子 3を配置することにより、端子数は増加するものの、電圧出力端子 2と信号入力端子 24との距離が大きくなつて短絡しにくくなるとともに、例え、電圧出力端子 2が隣接する端子と略短絡状態になった場合であっても、その隣接する端子に接続されている制御部 7の耐圧を上げることなぐまた、その隣接する端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ制御部 7を含む IC1が電圧破壊されることを防止でき、 IC1の信頼性を向上させることができる。

[0036] 図 2は、本発明の第 2実施形態の ICを用いたスイッチング電源装置の構成を示す回路ブロック図である。図 2において、 30はスイッチング電源装置であり、スィッチング電源装置 30は、 1チップに集積ィ匕されたレギユレータ IC31と、レギユレータ IC31に外付けされる多数の外付け素子とから構成されて、る。

[0037] レギユレータ IC31は、外付け素子を接続するための 5個の端子と、出力部 40と、制御部 50とから構成されている。出力部 40は、 Pチャンネル型の MOSトランジスタ 41と、 MOSトランジスタ 41を駆動する駆動回路 42とから構成され、制御部 50は、基準電圧源 51、誤差増幅器 52、 PWMコンパレータ 53、発振回路 54から構成されている。

[0038] IN端子 32には、入力電圧 Vin (例えば、 50V)が供給され、 IN端子 32とグランド間には、平滑用コンデンサ C1とノイズカット用のコンデンサ C2とが並列に外付けされている。また、入力電圧 Vinを MOSトランジスタ 41でスイッチングしたパルス電圧 Vpls が出力される SW端子 33には、平滑回路 37が外付けされている。この平滑回路 37 は、コイル L1と、ダイオード（例えば、ショットキーバリアダイオード） D1と、平滑用のコンデンサ (例えば、電解コンデンサ) C4とから構成され、 SW端子 33にダイオード D1 の力ソードとコイル L1の一端とが接続され、コイル L1の他端は平滑用コンデンサ C4 の一端に接続され、平滑用コンデンサ C4の他端とダイオード D1のアノードはグランドに接続されている。

[0039] また、コイル L1の他端は分圧抵抗 Rl、 R2の直列回路を介してグランドに接続され、分圧抵抗 Rl、 R2の接続ノードは INV端子 34に接続されている。 INV端子 34はレギユレータ IC31内部で誤差増幅器 52の反転入力端子 (一）に接続されている。そして、誤差増幅器 52の非反転入力端子（+ )は基準電圧源 51に接続され、誤差増幅器 52の出力端子は PWMコンパレータ 53の反転入力端子 (一)と FB端子 35とに接続されている。更に、 FB端子 35と INV端子 34との間には、コンデンサ C3と抵抗 R3の直列回路カゝら成る遅; ^立相補償回路 38が外付けされている。

[0040] また、 PWMコンパレータ 53の非反転入力端子（+ )は発振回路 54の出力端子に接続され、 PWMコンパレータ 53の出力端子は駆動回路 42の入力端子に接続されている。そして、駆動回路 42の出力端子は MOSトランジスタ 41のゲートに接続され、 MOSトランジスタ 41のソースは IN端子 32に接続され、ドレインは SW端子 33に接続されている。また、 GND端子 36がグランドに接続されて、レギユレータ IC31の基準電位が定められている。尚、 IC31の各部は入力電圧 Vinカゝら生成された入力電圧 Vinよりも低い直流電圧 (例えば、 5V)を動作電源としている。また、制御部 50の耐圧は、例えば、 7Vに設定されている。

[0041] 次に、スイッチング電源装置 30の各部の動作について以下に説明する。入力電圧 Vinは、 MOSトランジスタ 41のスイッチング動作によりパルス電圧 Vplsに変換される。 MOSトランジスタ 41がオン状態のときは、 IN端子 32から MOSトランジスタ 41を介してコイル L1へ電流が流れる。これにより、コイル L1にエネルギーが蓄えられるとともに、平滑用コンデンサ C4が充電される。一方、 MOSトランジスタ 41がオフ状態のときは、コイル L1に蓄えられたエネルギーがダイオード D1により環流させられて平滑用コンデンサ C4が充電される。そして、平滑用コンデンサ C4から出力される電圧が出力電圧 Voとして外部に供給される。

[0042] また、出力電圧 Voが分圧抵抗 Rl、 R2により分圧された帰還電圧 Vadjが、 INV端子 34を介して誤差増幅器 52の反転入力端子 (一)に入力される。そして、誤差増幅器 52は、非反転入力端子（+ )に入力される基準電圧 Vref (例えば、 2V)と反転入力端子 (一）に入力される帰還電圧 Vadjとの電圧差に基づく誤差信号を出力する。尚、この基準電圧 Vrefは、所定の出力電圧 Voを分圧抵抗 Rl、 R2で分圧した帰還電圧 Vadjに設定される。 [0043] 誤差増幅器 52から出力される誤差信号は、 PWMコンパレータ 53の反転入力端子 (一）に入力される。また、 PWMコンパレータ 53の非反転入力端子（+ )には、発振回路 54から所定の周波数の三角波が与えられる。そして、この PWMコンパレータ 53 は、反転入力端子 (-)電圧と非反転入力端子（+ )電圧とを比較し、非反転入力端子（+ )電圧が反転入力端子 (一)電圧より高くなれば H (High)レベル、反転入力端子 (一)電圧が非反転入力端子（+ )電圧より高くなれば L (Low)レベルにした PWM 信号を駆動回路 42に出力する。

[0044] 駆動回路 42は、 PWMコンパレータ 53からの PWM信号をバッファリングした出力信号を MOSトランジスタ 41のゲートに出力し、 MOSトランジスタ 41を駆動する。即ち、 PWM信号が Hレベルのときは MOSトランジスタ 41をオフさせ、 Lレベルのときは M OSトランジスタ 41をオンさせる。従って、駆動回路 42の出力信号は、発振回路 54の発振周波数と同一周波数のパルス信号となり、そのデューティは誤差増幅器 52からの誤差信号に基づいて決定される。即ち、出力電圧 Voが所定の電圧より上昇しょうとすると、 PWM信号が Hレベルとなる時間、即ち、 MOSトランジスタ 41がオフとなる時間が長くなり、逆に、出力電圧 Voが所定の電圧より下降しょうとすると、 PWM信号力 SLレベルとなる時間、即ち、 MOSトランジスタ 41がオンとなる時間が長くなるように制御される。

[0045] また、スイッチング電源装置 30の小型化、軽量ィ匕を図るために、発振回路 54の発振周波数を高く設定してスイッチング周波数を高くする場合、制御部 50内の各制御素子等を周波数特性の良いものにする必要があるが、誤差増幅器 52を周波数特性の良いものにすると、回路の発振の問題が生じることがある。そこで、 FB端子 35と IN V端子 34との間にコンデンサ C3と抵抗 R3との直列回路力も成る遅; ^立相補償回路 38を外付けすることにより、誤差増幅器 52を周波数特性の良いものにして、スィッチング周波数を高く設定した場合であっても、回路の発振を防止することができる。

[0046] このようにして、帰還電圧 Vadjと基準電圧 Vrefとが一致するようにフィードバック動作が行われて PWM信号のデューティが調整されるので、通常、出力電圧 Voは所定の電圧に安定的に維持される。また、この回路で INV端子 34を、パルス電圧 Vplsが出力される SW端子 33の隣に配置するようにすれば、このようなスイッチング電源装置 30において、上述した従来例と同様の原因で SW端子 33と INV端子 34との間が異物ゃノ、ンダブリッジ等の導電体 80により略短絡状態になる可能性がある。しかし、その場合は、 INV端子 34にはパルス電圧 Vplsが印加されることになり、上述のフィードバック動作によって、 INV端子 34の電圧、即ち、誤差増幅器 52の反転入力端子 (一)の電圧と基準電圧 Vrefとが一致するように MOSトランジスタ 41のデューティが即座に調整されるので、 INV端子 34に印加されるパルス電圧 Vplsは下降して、基準電圧 Vrefを超える電圧になることはな!/、。

[0047] 従って、このような短絡事故が発生した場合であっても制御部 50が電圧破壊されることはない。また、このような場合でも、導電体 80や短絡経路の素子や配線等に大きな電流が流れることはないので、それらの発熱により IC31を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

[0048] このように、 SW端子 33に隣接する位置に INV端子 34を配置することにより、 SW 端子 33が隣接する INV端子と略短絡状態になった場合であっても、その隣接する I NV端子に接続されている制御部 50の耐圧を上げることなぐまた、 INV端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなぐ制御部 50を含むレギユレ一タ IC31が電圧破壊されることを防止でき、レギユレータ IC31及びスイッチング電源装置 30の信頼性を向上させることができる。

[0049] 図 3は、本発明の第 3実施形態の ICの構成を概略的に示す回路ブロック図である。

図 3において、 10は ICであり、 IC10は IC10の各部の動作電源としての直流電源 Vd d (電圧は、例えば、 5V)に接続されている電源端子 39と、直流電源 Vddの電圧よりも高い電圧の別の直流電源 Vpp (電圧は、例えば、 50V)に接続されている電源端子 11と、外部出力配線 12aを通じて電圧 Voutが出力される電圧出力端子 12と、外部入力配線 13aを通じて制御信号 S1が与えられる信号入力端子 13と、電源端子 11 と電圧出力端子 12との間に設けられて、る出力部 14と、制御信号 S 1に基づ、て IC 10の機能を実現するための所定の制御を行うとともに駆動回路 16を制御する制御部 17と、電圧検出部 22とから構成されている。尚、電圧出力端子 12と信号入力端子 13とが IC10のパッケージの外周部において、互いに隣接するように配置されている力出力配線 12aと入力配線 13aとが途中で隣接するように配置されている。また、制御部 17の耐圧は、例えば、 7Vに設定されている。

[0050] 出力部 14は、 Pチャンネル型の MOSトランジスタ 15と、 MOSトランジスタ 15を駆動するための駆動信号を生成する駆動回路 16と、 NANDゲート 21とから構成されている。 MOSトランジスタ 15のドレインは電源端子 11に接続され、ソースは電圧出力端子 12に接続され、ゲートは NANDゲート 21の出力端子に接続されている。そして、 NANDゲート 21の一方の入力端子は駆動回路 16に接続され、他方の入力端子は電圧検出部 22のコンパレータ 18の出力端子に接続されている。

[0051] また、電圧検出部 22は、コンパレータ 18と基準電圧源 19とを備えており、コンパレータ 18の反転入力端子 (一)は信号入力端子 13に接続され、非反転入力端子（+ ) は基準電圧源 19に接続されている。そして、コンパレータ 18の出力端子は NAND ゲート 21の前記他方の入力端子に接続されている。コンパレータ 18は、反転入力端子 (一）に与えられる信号入力端子 13の電圧 Vsigと非反転入力端子（+ )に与えられている基準電圧 Vref (例えば、 2V)とを比較し、電圧 Vsigが基準電圧 Vre;fより高い場合は出力を Lレベルにし、電圧 Vsigが基準電圧 Vre;fより低い場合は出力を Hレべルとする。そして、電圧 Vsigが基準電圧 Vre;fより高い場合の Lレベルの

出力が電圧検出信号として NANDゲート 21に与えられる。

[0052] そして、 NANDゲート 21はコンパレータ 18の出力と駆動回路 16からの駆動信号との論理積をとり、それを内部で反転した出力信号を MOSトランジスタ 15のゲートに出力して MOSトランジスタ 15を駆動する。即ち、 NANDゲート 21は、コンパレータ 18 の出力が Hレベルの場合は駆動回路 16からの駆動信号の電圧レベルに応じた出力信号を出力して MOSトランジスタ 15をオン Zオフする。一方、 NANDゲート 21は、コンパレータ 18の出力が Lレベルの場合は駆動回路 16からの駆動信号の電圧レべルに拘わらず、 Hレベルの信号を出力して MOSトランジスタ 15をオフさせる。このとき、電圧出力端子 12から出力される電圧 Voutは、 MOSトランジスタ 15がオンしているときは直流電源 Vppの電圧と略同等の電圧（約 50V)となり、 MOSトランジスタ 15 がオフして、るときは 0Vとなる。

[0053] このような構成の IC10は、通常は、制御部 17の出力に従って、 MOSトランジスタ 1 5をオン Zオフさせるように動作する。一方、上述した従来例と同様に電圧出力端子 12と信号入力端子 13との間が異物ゃノ、ンダブリッジ等の導電体 80により略短絡状態になった場合、または、出力配線 12aと入力配線 13aとが途中で略短絡状態になつた場合は、信号入力端子 13を介して制御部 17に電圧 Voutが印加されることになる。この時、信号入力端子 13の電圧 Vsig、即ち、コンパレータ 18の反転入力端子 (一 )電圧が基準電圧 Vre;fより高くなると、コンパレータ 18の出力は Lレベルとなり MOSトランジスタ 15をオフさせるので、信号入力端子 13に印加される電圧 Voutが基準電圧 Vrefを超える電圧になることはない。

[0054] このようにすることにより、制御部 17の耐圧を上げる必要がない。また、信号入力端子 13に電圧クランプ素子等を取り付けて過電圧保護を図る必要もない。そして、制御部 17の耐圧を超える電圧が出力される電圧出力端子 12が、隣接する信号入力端子 13と略短絡状態になった場合であっても、制御部 17が電圧破壊されることを防止でき、 IC10の信頼性を向上させることができる。また、このような場合でも、導電体 80 や短絡経路の素子や配線等に大きな電流が流れることはなヽので、それらの発熱により IC10を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

[0055] また、図 3に示す電圧検出部 22は、図 4に示すような回路で実現することができる。

図 4は、電圧検出部 22の具体的回路の一例を示す回路図である。図 4において、図 3と同一の部分には同一の符号を付し、その説明を省略する。図 4に示す電圧検出部 22は、ダイオード Dl l、 D12と、カレントミラー回路 23と、内部制御電源 Vccと、抵抗 R11とから構成されている。

[0056] カレントミラー回路 23は、互いのベースが接続されるとともに、互いのェミッタがともにグランドに接続された一対の NPNトランジスタ Ql、 Q2から成っており、 NPNトランジスタ Q1のコレクタはそのベースに接続されるとともにダイオード D12の力ソードに接続され、ダイオード D12のアノードはダイオード D11の力ソードに、ダイオード D11のアノードは信号入力端子 13に接続されて!、る。

[0057] また、 NPNトランジスタ Q2のコレクタは抵抗 R11を介して内部制御電源 Vccに接続され、抵抗 R11と NPNトランジスタ Q2との接続ノード、即ち、 NPNトランジスタ Q2のコレクタの電圧が NANDゲート 21の入力端子に与えられる。尚、内部制御電源 Vcc は論理ゲートを駆動するレベルの電圧を与える直流電源である。

[0058] 次に、このような構成の電圧検出部 22の動作を説明する。信号入力端子 13の電圧 Vsigがダイオード Dl l、 D12の順方向電圧と NPNトランジスタ Qlのベースーェミッタ間電圧とを加算した電圧 (例えば、 2V)よりも高くなると、 NPNトランジスタ Q1がオンし NPNトランジスタ Q1には所定のコレクタ電流が流れる。そして、このコレクタ電流は NPNトランジスタ Q2にミラーされて、 NPNトランジスタ Q2にも同量のコレクタ電流が流れる。このとき、 NPNトランジスタ Q2のコレクタの電圧はグランドレベル、即ち、 Lレベルの電圧となる。

[0059] 一方、電圧 Vsigがダイオード Dl l、 D12の順方向電圧と NPNトランジスタ Qlのべ一スーェミッタ間電圧とを加算した電圧よりも低、場合は、 NPNトランジスタ Q1はオフとなり、 NPNトランジスタ Q2もオフとなる。このとき、 NPNトランジスタ Q2のコレクタの電圧は内部制御電源 Vccの電圧、即ち、 Hレベルの電圧となる。

[0060] このようにして、信号入力端子 13の電圧 Vsigに応じて NPNトランジスタ Q2のコレクタの電圧を変化させることができ、この電圧を電圧検出信号とすることにより、簡単な構成で信号入力端子 13の電圧 Vsigが基準電圧 (本例では、 2V)より高くなつたことを検出することができる。

[0061] 図 5は、本発明の第 4実施形態の ICの構成を概略的に示す回路ブロック図である。

図 5において、 60は ICであり、 IC60は、 IC60の各部の動作電源としての直流電源 V dd (電圧は、例えば、 5V)に接続されている電源端子 59と、直流電源 Vddの電圧よりも高い電圧の別の直流電源 Vpp (電圧は、例えば、 50V)に接続されている電源端子 61と、外部出力配線 62aを通じて電圧 Voutが出力される電圧出力端子 62と、電源端子 61と電圧出力端子 62との間に設けられて、る出力部 64と、外部のマイコン 7 2からの出力制御信号 S2が与えられる出力制御端子 70とを備えている。

[0062] 出力部 64は、 Pチャンネル型の MOSトランジスタ 65と、 MOSトランジスタ 65を駆動する駆動回路 66とから構成され、 MOSトランジスタ 65のドレインは電源端子 61に接続され、ソースは電圧出力端子 62に接続され、ゲートは駆動回路 66の出力端子に接続されている。そして、駆動回路 66の入力端子は出力制御端子 70に接続されている。 [0063] そして、駆動回路 66は出力制御端子 70を介して与えられるマイコン 72からの出力制御信号 S2をバッファリングして MOSトランジスタ 65のゲートに出力し、 MOSトランジスタ 65を駆動する。即ち、出力制御信号 S2が Hレベルの場合は MOSトランジスタ 65をオフさせ、 Lレベルの場合はオンさせる。このとき、電圧出力端子 62から出力される電圧 Voutは、 MOSトランジスタ 65がオンして!/ヽるときは直流電源 Vppの電圧と略同等の電圧（約 50V)となり、 MOSトランジスタ 65がオフしているときは 0Vとなる。

[0064] また、 IC60は、外部入力配線 63aを通じてリセット入力信号 S3が与えられるリセット入力端子 63と、リセット入力信号 S3を受けてリセット出力信号 S4を生成するとともに信号入力端子 73を介して与えられる制御信号 S6に基づいて駆動回路 66を制御する制御部 67と、リセット出力信号 S4をマイコン 72に出力するリセット出力端子 71とを備えている。尚、リセット入力端子 63は、 IC60のパッケージの外周部で電圧出力端子 62と隣接するように配置する力、出力配線 62aと入力配線 63aとが途中で隣接するよう〖こ配置する。また、制御部 67の耐圧は、例えば、 7Vに設定されている。

[0065] 制御部 67は、信号入力端子 73に接続された内部制御回路 74を備え、内部制御回路 74は制御信号 S6に応じて駆動回路 66に Hレベル ZLレベルの信号を与えることにより MOSトランジスタ 65をオン/オフ制御している。また、制御部 67は、コンパレータ 68と基準電圧源 69とを備えており、コンパレータ 68の非反転入力端子（+ )はリセット入力端子 63に接続され、反転入力端子 (一)は基準電圧源 69に接続されている。そして、コンパレータ 68の出力端子はリセット出力端子 71に接続されている。このコンパレータ 68は、非反転入力端子（+ )に与えられるリセット入力信号 S3の電圧 Vr esと反転入力端子 (一）に与えられている基準電圧 Vref (例えば、 2V)とを比較し、電圧 Vresが基準電圧 Vrefより高い場合は出力を Hレベルにし、電圧 Vresが基準電圧 Vre;fより低い場合は出力を Lレベルにする。

[0066] そして、リセット入力信号 S3の電圧 Vresが基準電圧 Vre;fより高い場合に、コンパレータ 68の Hレベルの出力がリセット出力信号 S4としてリセット出力端子 71を介してマイコン 72に与えられ、リセット出力信号 S4が与えられたマイコン 72はリセット動作を行い、出力制御信号 S2の出力動作を停止する。このようにリセット入力信号 S3の電圧をコンパレータ 68で確認してマイコン 72をリセットすることにより、リセット入力端子 63 にノイズ等の電圧が印加された場合に誤ってマイコン 72をリセットすることを防止している。また、リセット入力端子 63を電圧出力端子 62に隣接させることにより、誤って、電圧出力端子 62の電圧が隣接する端子とショートした時に、積極的にマイコン 72をリセットさせるとともに、マイコン 72は MOSトランジスタ 65をオフさせることにより、異常状態の継続を防止することができる。

[0067] 即ち、このような構成をしているので、上述した従来例と同様に電圧出力端子 62とリセット入力端子 63との間が異物ゃノ、ンダブリッジ等の導電体 80により略短絡状態になった場合、または、出力配線 62aと入力配線 63aとが途中で略短絡状態になった場合、リセット入力端子 63を介して制御部 67に電圧 Voutが印加されると同時に、リセット入力端子 63の電圧、即ち、コンパレータ 68の非反転入力端子（+ )電圧が基準電圧 Vrefより高くなる。そうすると、コンパレータ 68の出力は Hレベルとなりマイコン 72がリセットされる。そして、出力制御信号 S2が出力されなくなり、 MOSトランジスタ 65がオフになるので、リセット入力端子 63に印加される電圧 Voutが基準電圧 Vref を超える電圧になることはない。

[0068] 従って、このような短絡事故が発生した場合であっても制御部 67が電圧破壊されることはない。また、このような場合でも、導電体 80や短絡経路の素子や配線等に大きな電流が流れることはな、ので、それらの発熱により IC60を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

[0069] このように、電圧出力端子 62に隣接する位置にリセット入力端子 63を配置することにより、電圧出力端子 62が隣接する端子と略短絡状態になった場合であっても、その隣接する端子に接続されている制御部 67の耐圧を上げる必要がない。また、その隣接する端子に電圧クランプ素子等を取り付けて過電圧保護を図る必要もない。そして、制御部 67を含む IC60が電圧破壊されることを防止でき、 IC60の信頼性を向上させることができる。

[0070] 尚、本発明は上述の実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲において各部の構成等を適宜に変更して実施することも可能である。例えば、上述の各実施形態では、直流電源からの電圧をオン Zオフするスィッチ素子として Pチャンネル型の MOSトランジスタを使用した例を示した力 Nチャンネル型の M OSトランジスタやバイポーラ型トランジスタで構成することも可能である。また、出力 MOSトランジスタが IC内にある場合のみを説明した力単体の出力 MOSトランジスタであってもよい。そして、その出力端子に、出力トランジスタの制御入力につながつて出力 MOSトランジスタをオフさせるような入力信号がつながる入力端子を隣接させるようにしても良い。また、比較器にヒステリシス特性を設けたり、ロジック回路的に動作させて、一旦、出力トランジスタをオフすると電源が再投入されるまで、出カトランジスタをオンできな、ようにしても良、。

産業上の利用可能性

以上説明したように、本発明によれば、電圧出力端子を介して所定の電圧を出力する半導体集積回路装置及びそれを用いたスイッチング電源装置にぉヽて、前記電圧出力端子が制御部に接続された隣接する端子と外部で略短絡状態になった場合であっても、前記制御部に基準電圧よりも高、電圧が印加されな、ようにして前記制御部が電圧破壊されることを防止できるので、半導体集積回路装置及びそれを用いたスイッチング電源装置のコストを増大させることなく信頼性を向上させることができる。このような信頼性を向上させた半導体集積回路装置及びそれを用いたスイッチング電源装置は、特に、高い信頼性が要求される自動車の車載用電子機器への利用が有効である。

Claims

請求の範囲

[1] 第 1の電源電圧で動作する入力回路に外部よりつながる入力配線と、該入力配線に隣接するとともに前記第 1の電源電圧よりも高い第 2の電源電圧で動作するスイツチ素子の出力につながって外部に導出される出力配線とを有する半導体集積回路装置において、

前記入力配線に基準電圧よりも高い電圧が入力されたことを検出して、前記入力配線に隣接する前記出力配線につながる前記スィッチ素子の出力を禁止するよう〖こしたことを特徴とする半導体集積回路装置。

[2] スィッチ素子を介して所定の電圧を電圧出力端子力外部へ出力する出力部と、電圧入力端子に外部カゝら入力される電圧が基準電圧よりも高いときには前記スイツチ素子を開放するように制御可能な制御部とを備える半導体集積回路装置において前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とする半導体集積回路装置。

[3] 直流電圧をスィッチ素子でスイッチングしたノルス電圧を電圧出力端子力外部の平滑回路へ出力する出力部と、電圧入力端子に外部から入力される前記平滑回路の出力電圧に基づく帰還電圧と基準電圧とがー致するように前記スィッチ素子を制御する制御部とを備える半導体集積回路装置において、

前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とする半導体集積回路装置。

[4] スィッチ素子を介して所定の電圧を電圧出力端子力電圧出力線を通じて外部へ出力する出力部と、前記電圧出力線または前記電圧出力端子に隣接した位置に配置された信号入力線または信号入力端子に外部力入力される制御信号に基づいて所定の制御を行う制御部とを備える半導体集積回路装置において、

前記信号入力線または前記信号入力端子に基準電圧よりも高い電圧が入力されたことを検出し電圧検出信号として前記出力部に与える電圧検出部を設け、前記出力部は前記電圧検出信号が与えられたときには前記スィッチ素子を開放することを特徴とする半導体集積回路装置。

[5] 前記出力部は、前記スィッチ素子を駆動するための駆動信号を生成する駆動回路と、

前記駆動信号と前記電圧検出信号との論理積をとつてその出力を前記スィッチ素子の制御端子に与える論理ゲートと、

を備えることを特徴とする請求項 4に記載の半導体集積回路装置。

[6] 前記電圧検出部は、前記信号入力端子の電圧が前記基準電圧よりも高いときに通電する第 1のトランジスタと、

第 1のトランジスタとともにカレントミラー回路を構成する第 2のトランジスタとを備え、第 2のトランジスタをプルアップしている抵抗と第 2のトランジスタとの接続ノードから前記電圧検出信号を出力することを特徴とする請求項 4に記載の半導体集積回路装置。

[7] 前記電圧検出部は、更に、前記信号入力端子と前記第 1のトランジスタとの間の電流経路にダイオードを備え、

該ダイオードの順方向電圧と前記第 1のトランジスタのベースーェミッタ間電圧との加算値が、前記基準電圧に相当することを特徴とする請求項 6に記載の半導体集積回路装置。

[8] 外部制御装置力与えられる出力制御信号に基づいて閉成 Z開放されるスィッチ素子を介して所定の電圧を電圧出力端子から装置外部へ出力する出力部と、外部からリセット入力信号が入力されるリセット入力端子と、前記リセット入力信号の電圧が基準電圧よりも高いときに前記外部制御装置の前記出力制御信号の出力動作を停止させるリセット出力信号を前記外部制御装置に与える制御部とを備える半導体集積回路装置において、

前記リセット入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とする半導体集積回路装置。

[9] 前記スィッチ素子の素子耐圧は、前記制御部の素子耐圧よりも高、ことを特徴とする請求項 1一請求項 8のいずれかに記載の半導体集積回路装置。

[10] 請求項 3に記載の半導体集積回路装置を用いたことを特徴とするスイッチング電源装置。