JP2704459B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電源電圧を超える高電圧又は接地電圧以下
の低電圧を発生する回路を有する半導体集積回路装置に
関する。
の低電圧を発生する回路を有する半導体集積回路装置に
関する。
（従来の技術） 一般に半導体集積回路装置においては、電源電圧を超
える高電圧を発生する回路や、接地電圧以下の低電圧を
発生する回路を組み込むことが多い。例えば、半導体メ
モリ回路においては、メモリ回路へのデータの書き込み
電圧として、電源電圧より高い電圧を与える必要があ
る。
える高電圧を発生する回路や、接地電圧以下の低電圧を
発生する回路を組み込むことが多い。例えば、半導体メ
モリ回路においては、メモリ回路へのデータの書き込み
電圧として、電源電圧より高い電圧を与える必要があ
る。
一方、ラッチアップと呼ばれる異常現象の防止や、浮
遊接合容量を低減するために、半導体集積回路中に基板
電圧発生回路を組み込み、この基板電圧発生回路から発
生される接地電圧より低い電圧を半導体基板に供給する
ことが多い。
遊接合容量を低減するために、半導体集積回路中に基板
電圧発生回路を組み込み、この基板電圧発生回路から発
生される接地電圧より低い電圧を半導体基板に供給する
ことが多い。
第13図は従来の電源電圧以上の高電圧を発生する半導
体集積回路装置のメモリ回路の例を示している。第13図
において、21は発振回路、22はチャージポンプ回路、23
はメモリセルである。第14図は第13図のノードＡ〜Ｅの
電圧波形を示すタイミングチャートである。
体集積回路装置のメモリ回路の例を示している。第13図
において、21は発振回路、22はチャージポンプ回路、23
はメモリセルである。第14図は第13図のノードＡ〜Ｅの
電圧波形を示すタイミングチャートである。
次に、第13図及び第14図に従ってその動作を説明す
る。入力端子Ａには、一般に▲▼或いはチップイ
ネーブル信号と呼ばれるクロック信号が供給される。入
力端子Ａの電圧がハイレベルになると、インバータi21,
i23によってMOSトランジスタQ21,Q23がオンし、インバ
ータi22によってMOSトランジスタQ22がオフする。その
結果、出力端子Ｂは、発振回路21とチャージポンプ回路
22を無視し、又、MOSトランジスタQ21及びダイオードd
21の順方向電圧を無視すると、出力端子Ｂの電圧は、電
源電圧VCCよりMOSトランジスタQ21の閾値電圧VTQ1だけ
低い電圧VCC−VTQ1となる。この電圧VCC−VTQ1が、MOS
トランジスタQ24とキャパシタC22で構成されるメモリセ
ル23に供給される。
る。入力端子Ａには、一般に▲▼或いはチップイ
ネーブル信号と呼ばれるクロック信号が供給される。入
力端子Ａの電圧がハイレベルになると、インバータi21,
i23によってMOSトランジスタQ21,Q23がオンし、インバ
ータi22によってMOSトランジスタQ22がオフする。その
結果、出力端子Ｂは、発振回路21とチャージポンプ回路
22を無視し、又、MOSトランジスタQ21及びダイオードd
21の順方向電圧を無視すると、出力端子Ｂの電圧は、電
源電圧VCCよりMOSトランジスタQ21の閾値電圧VTQ1だけ
低い電圧VCC−VTQ1となる。この電圧VCC−VTQ1が、MOS
トランジスタQ24とキャパシタC22で構成されるメモリセ
ル23に供給される。
このとき、仮にビットライン（BL）の電圧が電源電圧
VCCであると、キャパシタC22に安定にデータを書き込む
ことができない。
VCCであると、キャパシタC22に安定にデータを書き込む
ことができない。
そこで、発振回路21及びチャージポンプ回路22によっ
て、出力端子Ｂの電圧を電源電圧VCC以上の高電圧に昇
圧する。即ち、入力端子Ａの電圧がハイレベルになり、
それによってMOSトランジスタQ23がオンすると、インバ
ータi24〜i26及びMOSトランジスタQ23からなる発振回路
21が発振動作を開始し、出力ノードＣに、電源電圧VCC
と接地電圧0Vの間で変化する発振出力が得られる。
て、出力端子Ｂの電圧を電源電圧VCC以上の高電圧に昇
圧する。即ち、入力端子Ａの電圧がハイレベルになり、
それによってMOSトランジスタQ23がオンすると、インバ
ータi24〜i26及びMOSトランジスタQ23からなる発振回路
21が発振動作を開始し、出力ノードＣに、電源電圧VCC
と接地電圧0Vの間で変化する発振出力が得られる。
チャージポンプ回路22のノードＤの電圧は、発振回路
21の停止時には電源電圧VCCである。但し、ダイオードd
23の順方向電圧は無視する。
21の停止時には電源電圧VCCである。但し、ダイオードd
23の順方向電圧は無視する。
この状態で発振回路21が発振動作を開始し、最初の発
振周期で電源電圧VCCがキャパシタC21を介してノードＤ
に印加されると、ノードＤの電圧は理想的には電源電圧
VCCの２倍、即ち、2VCCまで昇圧される。この電圧2VCC
は、ダイオードd22を介してノードＥに伝えられるた
め、ノードＥの電圧も2VCCとなる。
振周期で電源電圧VCCがキャパシタC21を介してノードＤ
に印加されると、ノードＤの電圧は理想的には電源電圧
VCCの２倍、即ち、2VCCまで昇圧される。この電圧2VCC
は、ダイオードd22を介してノードＥに伝えられるた
め、ノードＥの電圧も2VCCとなる。
その結果、出力端子Ｂの電圧も、理想的には2VCC−V
TQ1まで昇圧される。
TQ1まで昇圧される。
以下、発振回路21の発振周期毎に同様の動作が繰り返
され、出力端子Ｂの電圧が電源電圧VCCより高い電圧に
昇圧されていく。
され、出力端子Ｂの電圧が電源電圧VCCより高い電圧に
昇圧されていく。
実際には、半導体集積回路内の様々なリーク電流のた
め、昇圧後の電圧はある一定値で飽和し、最終的に出力
端子Ｂの電圧は第14図のＢに示すように、電源電圧VCC
より高い電圧に保たれる。このようにして昇圧された電
圧を、メモリセル23のMOSトランジスタQ24のゲート電源
に印加することにより、キャパシタC22に対して安定に
データを書き込むことが可能となる。
め、昇圧後の電圧はある一定値で飽和し、最終的に出力
端子Ｂの電圧は第14図のＢに示すように、電源電圧VCC
より高い電圧に保たれる。このようにして昇圧された電
圧を、メモリセル23のMOSトランジスタQ24のゲート電源
に印加することにより、キャパシタC22に対して安定に
データを書き込むことが可能となる。
第15図は従来の接地電圧より低い基板電圧を発生する
半導体集積回路装置の例を示すものである。第16図は第
15図のノードX,Y,Zの電圧波形を示すタイミングチャー
トである。
半導体集積回路装置の例を示すものである。第16図は第
15図のノードX,Y,Zの電圧波形を示すタイミングチャー
トである。
次に、第15図及び第16図に従ってその動作を説明す
る。ループ状に接続されたインバータj21〜j25は自励の
発振回路を構成しており、ノードＸには第16図に示すよ
うに電源電圧VCCと接地電圧0Vの間で変化する発振出力
が得られる。キャパシタCa21,ダイオードD21,D22はチャ
ージポンプ回路を構成している。
る。ループ状に接続されたインバータj21〜j25は自励の
発振回路を構成しており、ノードＸには第16図に示すよ
うに電源電圧VCCと接地電圧0Vの間で変化する発振出力
が得られる。キャパシタCa21,ダイオードD21,D22はチャ
ージポンプ回路を構成している。
今、仮に、ノードＹの電圧が0Vであったとする。ノー
ドＸの電圧が電源電圧VCCになると、キャパシタCa21を
介してノードＹの電圧も電源電圧VCCになろうとする
が、ダイオードD22が導通するため、ノードＹの電圧は0
Vのままである。但し、ダイオードD22の順方向電圧は無
視する。このとき、ノードＺ、即ち、半導体基板電圧も
0Vである。
ドＸの電圧が電源電圧VCCになると、キャパシタCa21を
介してノードＹの電圧も電源電圧VCCになろうとする
が、ダイオードD22が導通するため、ノードＹの電圧は0
Vのままである。但し、ダイオードD22の順方向電圧は無
視する。このとき、ノードＺ、即ち、半導体基板電圧も
0Vである。
次に、ノードＸの電圧が電源電圧VCCから接地電圧0V
に変化すると、ダイオードD21が導通し、ノードＺの電
圧を下げる。その結果、ノードＹの電圧は−VCC付近ま
で低下する。このとき、ダイオードD22は非導通である
ため、ノードＹの電圧は−VCCに保たれている。このた
め、ダイオードD21を介してノードＺの電圧が0Vからほ
ぼ−VCC付近まで降圧される。
に変化すると、ダイオードD21が導通し、ノードＺの電
圧を下げる。その結果、ノードＹの電圧は−VCC付近ま
で低下する。このとき、ダイオードD22は非導通である
ため、ノードＹの電圧は−VCCに保たれている。このた
め、ダイオードD21を介してノードＺの電圧が0Vからほ
ぼ−VCC付近まで降圧される。
その後、ノードＺの電圧は、抵抗r21に流れるリーク
電流によって、−VCC付近から次第に0Vに向って上昇す
るが、その過程で再びノードＸの電圧が0Vに低下するた
め、前述と同様の動作によってノードＺの電圧も再び−
VCC付近まで引き下げられる。
電流によって、−VCC付近から次第に0Vに向って上昇す
るが、その過程で再びノードＸの電圧が0Vに低下するた
め、前述と同様の動作によってノードＺの電圧も再び−
VCC付近まで引き下げられる。
このような動作を繰り返すことによって、ノードＺの
電圧は接地電圧の0Vよりも低い平均電圧VAに維持され
る。この電圧VAを半導体基板に基板電圧として印加する
ことにより、ラッチアップの防止や、接合容量の低減に
よる高速化を図ることが可能となる。
電圧は接地電圧の0Vよりも低い平均電圧VAに維持され
る。この電圧VAを半導体基板に基板電圧として印加する
ことにより、ラッチアップの防止や、接合容量の低減に
よる高速化を図ることが可能となる。
このように、従来の半導体集積回路装置においては、
電源電圧を超える高電圧或いは接地電圧以下の低電圧を
発生させ、それらの電圧を半導体集積回路所定のノード
に印加することによって動作の安定化や高速化を図って
いる。
電源電圧を超える高電圧或いは接地電圧以下の低電圧を
発生させ、それらの電圧を半導体集積回路所定のノード
に印加することによって動作の安定化や高速化を図って
いる。
（発明が解決しようとする課題） ところで、半導体集積回路装置の電源電圧は、標準の
電源電圧（例えば5V）±10％程度の範囲内に設定される
が、その他に最大定格電圧（例えば7V）が定められてお
り、最大定格電圧内の電源電圧が供給されたときの動作
を保証するのが通例である。
電源電圧（例えば5V）±10％程度の範囲内に設定される
が、その他に最大定格電圧（例えば7V）が定められてお
り、最大定格電圧内の電源電圧が供給されたときの動作
を保証するのが通例である。
具体的には、半導体集積回路装置の試験時に最大定格
電圧に近い電源電圧を供給したり、半導体集積回路装置
を特殊な用途に用いたときに、最大定格電圧に近い電源
電圧を供給することがある。
電圧に近い電源電圧を供給したり、半導体集積回路装置
を特殊な用途に用いたときに、最大定格電圧に近い電源
電圧を供給することがある。
更には、何らかの異常動作によって最大定格電圧に近
い電源電圧が半導体集積回路装置に供給されることもあ
る。
い電源電圧が半導体集積回路装置に供給されることもあ
る。
第13図、第15図に示す従来の半導体集積回路装置にお
いて、標準の電源電圧（例えば5V）を超える最大定格電
圧（例えば7V）に近い電源電圧が供給されると、半導体
集積回路装置の信頼性が低下するという問題がある。
いて、標準の電源電圧（例えば5V）を超える最大定格電
圧（例えば7V）に近い電源電圧が供給されると、半導体
集積回路装置の信頼性が低下するという問題がある。
例えば、第13図において、標準の電源電圧（5V）が供
給されている場合は、前述の動作によって出力端子Ｂの
電圧が7V程度まで昇圧されているが、最大定格電圧（7
V）に近い過度の電源電圧が供給されると、同様の動作
によって、出力端子Ｂの電圧が10V近くまで昇圧される
ことがある。このような高電圧がMOSトランジスタQ24の
ゲート電圧に印加されると、PN接合に強電界が加わり、
動作の安定性が損われる。
給されている場合は、前述の動作によって出力端子Ｂの
電圧が7V程度まで昇圧されているが、最大定格電圧（7
V）に近い過度の電源電圧が供給されると、同様の動作
によって、出力端子Ｂの電圧が10V近くまで昇圧される
ことがある。このような高電圧がMOSトランジスタQ24の
ゲート電圧に印加されると、PN接合に強電界が加わり、
動作の安定性が損われる。
又、ゲート酸化膜に強電界が加わることによってゲー
ト酸化膜が破壊されることもあり得る。
ト酸化膜が破壊されることもあり得る。
更に、第15図においても同様の問題が発生する。その
理由は次の通りである。
理由は次の通りである。
第15図のインバータj21〜j25からなる発振回路の発振
出力のパルス幅は、各インバータj21〜j25における遅延
時間の総和によって決まる。各インバータj21〜j25の遅
延時間は、電源電圧の大きさに依存し、電源電圧が高く
なるほどスイッチング速度が上がり、遅延時間が短くな
る。即ち、発振出力のパルス幅が狭くなり、発振周波数
が高くなる。それに応じて第15図のノードＺの電圧（即
ち基板電圧）が低くなる。換言すると、最大定格電圧に
近い過度の電源電圧が供給されると、第15図の基板電圧
発生回路から半導体基板に印加される電圧が一層低くな
る。
出力のパルス幅は、各インバータj21〜j25における遅延
時間の総和によって決まる。各インバータj21〜j25の遅
延時間は、電源電圧の大きさに依存し、電源電圧が高く
なるほどスイッチング速度が上がり、遅延時間が短くな
る。即ち、発振出力のパルス幅が狭くなり、発振周波数
が高くなる。それに応じて第15図のノードＺの電圧（即
ち基板電圧）が低くなる。換言すると、最大定格電圧に
近い過度の電源電圧が供給されると、第15図の基板電圧
発生回路から半導体基板に印加される電圧が一層低くな
る。
このようにして半導体基板に過度の低電圧が印加され
ると、半導体集積回路装置内のMOSデバイスのPN接合が
ゲート酸化膜に強電界が加わり、ゲート酸化膜破壊等を
ひき起こす。
ると、半導体集積回路装置内のMOSデバイスのPN接合が
ゲート酸化膜に強電界が加わり、ゲート酸化膜破壊等を
ひき起こす。
本発明は、このような従来の課題を解決する半導体集
積回路装置を提供するものである。
積回路装置を提供するものである。
本発明の第１の目的は、電源電圧を超える高電圧を発
生する回路を内蔵する半導体集積回路装置において、標
準の電源電圧を超える過大な電源電圧が外部から供給さ
れたときに、高電圧を自動的に制御することにある。
生する回路を内蔵する半導体集積回路装置において、標
準の電源電圧を超える過大な電源電圧が外部から供給さ
れたときに、高電圧を自動的に制御することにある。
本発明の第２の目的は、接地電圧以下の低電圧を発生
し、この低電圧を基板電圧として半導体基板に印加する
回路を内蔵する半導体集積回路装置において、標準の電
源電圧を超える過大な電源電圧が外部から供給されたと
きに、基板電圧を自動的に制御し、半導体基板に極端な
低電圧が印加されるのを防止することにある。
し、この低電圧を基板電圧として半導体基板に印加する
回路を内蔵する半導体集積回路装置において、標準の電
源電圧を超える過大な電源電圧が外部から供給されたと
きに、基板電圧を自動的に制御し、半導体基板に極端な
低電圧が印加されるのを防止することにある。
本発明の第３の目的は、電源電圧を超える高電圧或い
は接地電圧以下の低電圧を発生する回路を内蔵する半導
体集積回路装置において、標準の電源電圧を超える過大
な電源電圧が外部から供給されたときに、前記高電圧及
び低電圧の絶対値を小さくすることにある。
は接地電圧以下の低電圧を発生する回路を内蔵する半導
体集積回路装置において、標準の電源電圧を超える過大
な電源電圧が外部から供給されたときに、前記高電圧及
び低電圧の絶対値を小さくすることにある。
（課題を解決するための手段） 本発明は、半導体集積回路装置は、電源電圧と接地電
圧との間の電圧範囲を超える高電圧或いは低電圧を発生
する回路と、外部から供給される電源電圧が高くなった
ときに複数の内部信号間相互の遷移タイミングの時間差
が小さくなるような複数の内部信号を発生する回路を備
え、複数の内部信号を用いて高電圧或いは低電圧の絶対
値を小さくするように構成したものである。
圧との間の電圧範囲を超える高電圧或いは低電圧を発生
する回路と、外部から供給される電源電圧が高くなった
ときに複数の内部信号間相互の遷移タイミングの時間差
が小さくなるような複数の内部信号を発生する回路を備
え、複数の内部信号を用いて高電圧或いは低電圧の絶対
値を小さくするように構成したものである。
（作 用） 本発明によれば、標準の電源電圧を超える最大定格電
圧に近い過大な電源電圧が外部から供給されたとき、自
動的に高電圧或いは低電圧の絶対値を小さくすることが
できる。その結果、PN接合に強電界が加わることによる
動作不良や、ゲート酸化膜の破壊等を確実に防止し、半
導体集積回路装置に信頼性を高めることができる。
圧に近い過大な電源電圧が外部から供給されたとき、自
動的に高電圧或いは低電圧の絶対値を小さくすることが
できる。その結果、PN接合に強電界が加わることによる
動作不良や、ゲート酸化膜の破壊等を確実に防止し、半
導体集積回路装置に信頼性を高めることができる。
（実施例） 以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の第１の実施例における半導体集積回
路装置の回路を示すもので、半導体メモリ回路におい
て、電源電圧以上の電圧を発生する高電圧発生回路を示
している。第２図は第１図の各ノードの波形を示すタイ
ミングチャートである。
路装置の回路を示すもので、半導体メモリ回路におい
て、電源電圧以上の電圧を発生する高電圧発生回路を示
している。第２図は第１図の各ノードの波形を示すタイ
ミングチャートである。
第１図において、１は発振回路であって、インバータ
i4〜i6とMOSトランジスタQ3,Q5とからなる。２はチャー
ジポンプ回路であって、ダイオードd2〜d3と容量C1とか
らなる。３はラッチ回路であって、NORゲートR1,R2と容
量C2とからなる。４はメモリセルで、容量C3とMOSトラ
ンジスタQ4とからなる。
i4〜i6とMOSトランジスタQ3,Q5とからなる。２はチャー
ジポンプ回路であって、ダイオードd2〜d3と容量C1とか
らなる。３はラッチ回路であって、NORゲートR1,R2と容
量C2とからなる。４はメモリセルで、容量C3とMOSトラ
ンジスタQ4とからなる。
次に、第１図及び第２図に従ってその動作を説明す
る。
る。
第１図において、入力端子Ａより後段の回路は、第13
図に示した従来の高電圧発生回路と実質的に等価な回路
である。
図に示した従来の高電圧発生回路と実質的に等価な回路
である。
入力端子φ１には、▲▼或いはチップイネーブ
ル信号と呼ばれるクロック信号が供給される。入力端子
φ１の電圧がハイレベル、即ち電源電圧VCCになると、
一定時間だけ遅れてインバータi7の出力信号φ２がロー
レベル（0V）に変化する。又、インバータi8,i9によっ
て一定時間（第２図のt1）遅れ、信号φ３がローレベル
に変化する。信号φ１と信号φ３とはNANDゲートA1に供
給される。NANDゲートA1の出力はインバータi14によっ
て反転され、ラッチ回路３の一方の入力端子にセット信
号φ４として供給される。
ル信号と呼ばれるクロック信号が供給される。入力端子
φ１の電圧がハイレベル、即ち電源電圧VCCになると、
一定時間だけ遅れてインバータi7の出力信号φ２がロー
レベル（0V）に変化する。又、インバータi8,i9によっ
て一定時間（第２図のt1）遅れ、信号φ３がローレベル
に変化する。信号φ１と信号φ３とはNANDゲートA1に供
給される。NANDゲートA1の出力はインバータi14によっ
て反転され、ラッチ回路３の一方の入力端子にセット信
号φ４として供給される。
このセット信号φ４は、第２図に示すようにt2のパル
ス幅をもっている。ラッチ回路３の一方の入力端子に十
分なパルス幅t2をもつセット信号φ４が供給されると、
ラッチ回路３がセットされ、NORゲートR1の出力信号φ
６がローレベル、NORゲートR2の出力信号φ７がハイレ
ベルに変化する。NORゲートR2の出力信号、即ち、ラッ
チ回路３の出力信号φ７がハイレベルになると、発振回
路１のMOSトランジスタQ5がオンし、スタンバイ状態と
なる。
ス幅をもっている。ラッチ回路３の一方の入力端子に十
分なパルス幅t2をもつセット信号φ４が供給されると、
ラッチ回路３がセットされ、NORゲートR1の出力信号φ
６がローレベル、NORゲートR2の出力信号φ７がハイレ
ベルに変化する。NORゲートR2の出力信号、即ち、ラッ
チ回路３の出力信号φ７がハイレベルになると、発振回
路１のMOSトランジスタQ5がオンし、スタンバイ状態と
なる。
一方、インバータi9の出力信号は、更にインバータi
10〜i12で遅延され、第２図に示すタイミングでローレ
ベルからハイレベル（VCC）に変化し、この信号が入力
端子Ａに供給される。
10〜i12で遅延され、第２図に示すタイミングでローレ
ベルからハイレベル（VCC）に変化し、この信号が入力
端子Ａに供給される。
入力端子Ａの電圧がローレベルからハイレベルに変化
すると、第13図に示した従来の高電圧発生回路と同様
に、インバータi1,i3によってMOSトランジスタQ1,Q3が
オン、インバータi2によってMOSトランジスタQ2がオフ
し、出力端子Ｂの電圧はVCC−VTQ1となる。
すると、第13図に示した従来の高電圧発生回路と同様
に、インバータi1,i3によってMOSトランジスタQ1,Q3が
オン、インバータi2によってMOSトランジスタQ2がオフ
し、出力端子Ｂの電圧はVCC−VTQ1となる。
一方、MOSトランジスタQ3がオンすることによって
（前述の通りMOSトランジスタQ5はラッチ回路３の出力
信号φ７によって既にオンしている）、インバータi4〜
i6、MOSトランジスタQ3,Q5からなる発振回路１が発振動
作を開始し、ノードＣには第２図に示すような発振出力
が現われる。
（前述の通りMOSトランジスタQ5はラッチ回路３の出力
信号φ７によって既にオンしている）、インバータi4〜
i6、MOSトランジスタQ3,Q5からなる発振回路１が発振動
作を開始し、ノードＣには第２図に示すような発振出力
が現われる。
キャパシタC1、ダイオードd2,d3からなるチャージポ
ンプ回路２のノードＤは、従来例と同様に、ノードＣに
現わる発振出力によってポンプアップされ、ノードＥの
電圧を電源電圧VCCより高い電圧に昇圧する。
ンプ回路２のノードＤは、従来例と同様に、ノードＣに
現わる発振出力によってポンプアップされ、ノードＥの
電圧を電源電圧VCCより高い電圧に昇圧する。
その結果、出力端子Ｂの電圧が上昇し、メモリセル４
へのデータ書き込み動作の安定化を図ることができる。
へのデータ書き込み動作の安定化を図ることができる。
以上が、入力端子φ１の電圧がローレベルからハイレ
ベルに変化したときの動作である。
ベルに変化したときの動作である。
次に、入力端子φ１の電圧がハイレベルからローレベ
ルに変化したときの動作を説明する。
ルに変化したときの動作を説明する。
入力端子φ１の電圧がハイレベルからローレベルに変
化すると、一定時間遅れてインバータi7の出力信号φ２
がローレベルからハイレベルに変化する。一方、入力端
子Ａの電圧は、入力端子φ１の電圧がハイレベルからロ
ーレベルに変化した後、インバータi7〜i12の遅延時間
だけ遅れてハイレベルからローレベルに変化し、信号φ
２と入力端子Ａの電圧とは、NANDゲートA2の２つの入力
端子にそれぞれ供給される。
化すると、一定時間遅れてインバータi7の出力信号φ２
がローレベルからハイレベルに変化する。一方、入力端
子Ａの電圧は、入力端子φ１の電圧がハイレベルからロ
ーレベルに変化した後、インバータi7〜i12の遅延時間
だけ遅れてハイレベルからローレベルに変化し、信号φ
２と入力端子Ａの電圧とは、NANDゲートA2の２つの入力
端子にそれぞれ供給される。
NANDゲートA2の出力はインバータi13によって反転さ
れ、ラッチ回路３のもう一方の入力端子にリセット信号
φ５として供給される。このリセット信号φ５は、第２
図に示すように、t4のパルス幅をもっている。第２図か
ら明らかなように、リセット信号φ５のパルス幅t4は、
セット信号φ４のパルス幅t2より広くなるように設定さ
れている。
れ、ラッチ回路３のもう一方の入力端子にリセット信号
φ５として供給される。このリセット信号φ５は、第２
図に示すように、t4のパルス幅をもっている。第２図か
ら明らかなように、リセット信号φ５のパルス幅t4は、
セット信号φ４のパルス幅t2より広くなるように設定さ
れている。
ラッチ回路３に十分なパルス幅t4をもつリセット信号
φ５が供給されると、NORゲートR1の出力信号φ６がハ
イレベルに、NORゲートR2の出力信号φ７がローレベル
に変化する。即ち、信号φ２がローレベルからハイレベ
ルに変化した後、t3だけ遅れてラッチ回路３の出力信号
φ７がハイレベルからローレベルに変化する。その結
果、MOSトランジスタQ5がオフし、発振回路１が停止す
る。
φ５が供給されると、NORゲートR1の出力信号φ６がハ
イレベルに、NORゲートR2の出力信号φ７がローレベル
に変化する。即ち、信号φ２がローレベルからハイレベ
ルに変化した後、t3だけ遅れてラッチ回路３の出力信号
φ７がハイレベルからローレベルに変化する。その結
果、MOSトランジスタQ5がオフし、発振回路１が停止す
る。
次に、第１図の高電圧発生回路において、標準の電源
電圧を超える過大な電源電圧が供給された場合の動作を
説明する。
電圧を超える過大な電源電圧が供給された場合の動作を
説明する。
前述のとおり、半導体集積回路装置に標準の電源電圧
を超える電源電圧が供給されると、ゲート酸化膜破壊等
を引き起こす危険性があるが、第１図の高電圧発生回路
によれば、そのような高電圧を効果的に抑制することが
できる。その動作を第１図，第３図，第４図によって説
明する。
を超える電源電圧が供給されると、ゲート酸化膜破壊等
を引き起こす危険性があるが、第１図の高電圧発生回路
によれば、そのような高電圧を効果的に抑制することが
できる。その動作を第１図，第３図，第４図によって説
明する。
第３図は最大定格電圧に近い過大な電源電圧が供給さ
れたときの第１図の各ノードの電圧を示すタイミングチ
ャートであり、第４図は第１図に示したインバータの動
作を説明するための回路図である。
れたときの第１図の各ノードの電圧を示すタイミングチ
ャートであり、第４図は第１図に示したインバータの動
作を説明するための回路図である。
先ず、第４図に従ってインバータの動作を説明する。
周知のようにインバータは、Ｐチャネル型MOSトラン
ジスタQPとＮチャネル型MOSトランジスタQNとを、電源
電圧VCCと接地電圧（0V）の間に接続することによって
構成される。
ジスタQPとＮチャネル型MOSトランジスタQNとを、電源
電圧VCCと接地電圧（0V）の間に接続することによって
構成される。
より具体的には、各インバータの出力端子と接地間に
は所定の容量値をもつ負荷容量CRが接続されている。こ
こで、仮に入力端子φ１の電圧がハイレベルからローレ
ベルに変化すると、Ｐチャネル型MOSトランジスタQPが
オン、Ｎチャネル型MOSトランジスタQNがオフし、電源
電圧VCCからＰチャネル型MOSトランジスタQP及び負荷容
量CRを介して接地電圧に電流が流れる。
は所定の容量値をもつ負荷容量CRが接続されている。こ
こで、仮に入力端子φ１の電圧がハイレベルからローレ
ベルに変化すると、Ｐチャネル型MOSトランジスタQPが
オン、Ｎチャネル型MOSトランジスタQNがオフし、電源
電圧VCCからＰチャネル型MOSトランジスタQP及び負荷容
量CRを介して接地電圧に電流が流れる。
その結果、インバータi7の出力端子の電圧がローレベ
ルからハイレベルへ変化する。後段のインバータi8,i9
等についても同様である。
ルからハイレベルへ変化する。後段のインバータi8,i9
等についても同様である。
今、第１図の高電圧発生回路に最大定格電圧に近い過
大な電源電圧が供給されると、その電源電圧が第４図の
各インバータi7〜i9の電源端子に供給される。負荷容量
CRの値はほぼ一定であるから、各インバータi7〜i9の電
源端子に通常の電源電圧VCCが供給されているときよ
り、電源電圧VCCより更に高い電圧が供給されたときの
方が、Ｐチャネル型トランジスタQPを流れる電流が大き
くなる。
大な電源電圧が供給されると、その電源電圧が第４図の
各インバータi7〜i9の電源端子に供給される。負荷容量
CRの値はほぼ一定であるから、各インバータi7〜i9の電
源端子に通常の電源電圧VCCが供給されているときよ
り、電源電圧VCCより更に高い電圧が供給されたときの
方が、Ｐチャネル型トランジスタQPを流れる電流が大き
くなる。
その結果、インバータi7のスイッチング動作が速くな
り、インバータi7による遅延時間が短くなる。後段のイ
ンバータi8〜i12についても同様である。
り、インバータi7による遅延時間が短くなる。後段のイ
ンバータi8〜i12についても同様である。
即ち、第１図において、電源電圧が標準の電流電圧V
CCを超えた高電圧になると、入力端子φ１の電圧がロー
レベルからハイレベルへ変化した後、信号φ２及び信号
φ３がハイレベルからローレベルに変化するまでの時間
が短くなる（第３図におけるt1′が、第２図におけるt1
より短くなる）。その結果、ラッチ回路３のセット信号
φ４のパルス幅（第３図のt2′）も、第２図におけるパ
ルス幅t2に比べて短くなる。
CCを超えた高電圧になると、入力端子φ１の電圧がロー
レベルからハイレベルへ変化した後、信号φ２及び信号
φ３がハイレベルからローレベルに変化するまでの時間
が短くなる（第３図におけるt1′が、第２図におけるt1
より短くなる）。その結果、ラッチ回路３のセット信号
φ４のパルス幅（第３図のt2′）も、第２図におけるパ
ルス幅t2に比べて短くなる。
セット信号φ４のパルス幅t2′が短くなると、ラッチ
回路３のNORゲートR2の出力信号φ７が、第４図に破線
で示すようにローレベルからハイレベルに変化する以前
に、NORゲートR1の出力信号φ６の電圧が第３図に実線
で示すようにハイレベルとなる。このためラッチ回路３
の出力信号φ７は第３図に実線で示すようにローレベル
のままとなる。その結果、MOSトランジスタQ5がオフ
し、発振回路１の動作が停止する。
回路３のNORゲートR2の出力信号φ７が、第４図に破線
で示すようにローレベルからハイレベルに変化する以前
に、NORゲートR1の出力信号φ６の電圧が第３図に実線
で示すようにハイレベルとなる。このためラッチ回路３
の出力信号φ７は第３図に実線で示すようにローレベル
のままとなる。その結果、MOSトランジスタQ5がオフ
し、発振回路１の動作が停止する。
このため、出力端子Ｂの電圧は、第３図に実線で示す
ように、電源電圧VCCよりもMOSトランジスタQ1の閾値電
圧VTQ11だけ低い電圧（VCC−VTQ1）に保たれる。
ように、電源電圧VCCよりもMOSトランジスタQ1の閾値電
圧VTQ11だけ低い電圧（VCC−VTQ1）に保たれる。
このようにして、第１図の実施例によれば、標準の電
源電圧を超える過大な電源電圧が供給されたときは、ラ
ッチ回路３の出力信号φ７を利用して発振回路１の動作
を停止させることにより、出力端子Ｂの電圧が極端に高
くなることを制御することができる。その結果、MOSト
ランジスタQ4のゲート酸化膜等に強電界がかかるのを抑
制し、ゲート酸化膜の破壊等を確実に防止することがで
きる。
源電圧を超える過大な電源電圧が供給されたときは、ラ
ッチ回路３の出力信号φ７を利用して発振回路１の動作
を停止させることにより、出力端子Ｂの電圧が極端に高
くなることを制御することができる。その結果、MOSト
ランジスタQ4のゲート酸化膜等に強電界がかかるのを抑
制し、ゲート酸化膜の破壊等を確実に防止することがで
きる。
なお、入力端子φ１の電圧がハイレベルからローレベ
ルに変化した場合にも、インバータi7〜i12の遅延時間
が短いため、第３図のt3′及びt4′は、第２図のt3及び
t4に比べて短くなる。
ルに変化した場合にも、インバータi7〜i12の遅延時間
が短いため、第３図のt3′及びt4′は、第２図のt3及び
t4に比べて短くなる。
しかし、第２図で説明したように、もともとラッチ回
路３のリセット信号φ５のパルス幅t4は、セット信号φ
４のパルス幅t2より長く設定されている。このため、第
３図のリセット信号φ５のパルス幅t4′は、第２図のt4
に比べると短くなるが、ラッチ回路３をリセットするに
は十分なパルス幅をもっている。したがってリセット信
号φ５のパルス（第３図のt4′）によってラッチ回路３
がリセットされ、ラッチ回路３の出力信号φ７がローレ
ベルに変化する。
路３のリセット信号φ５のパルス幅t4は、セット信号φ
４のパルス幅t2より長く設定されている。このため、第
３図のリセット信号φ５のパルス幅t4′は、第２図のt4
に比べると短くなるが、ラッチ回路３をリセットするに
は十分なパルス幅をもっている。したがってリセット信
号φ５のパルス（第３図のt4′）によってラッチ回路３
がリセットされ、ラッチ回路３の出力信号φ７がローレ
ベルに変化する。
このように、ラッチ回路３のリセット信号φ５のパル
ス幅（第２図のt4,第３図のt4′）をセット信号φ４の
パルス幅（第２図のt2,第３図のt2′）より長く設定す
ることは、第１図の高電圧発生回路を安定に動作させる
ためにきわめて有効な手段である。
ス幅（第２図のt4,第３図のt4′）をセット信号φ４の
パルス幅（第２図のt2,第３図のt2′）より長く設定す
ることは、第１図の高電圧発生回路を安定に動作させる
ためにきわめて有効な手段である。
即ち、入力端子φ１がローレベルからハイレベルに変
化し、再びローレベルに復帰するまでの間に電源電圧が
最大定格電圧に近い値に変化すると、リセット信号φ５
のパルス幅（第２図のt4）が第３図のt4′のように小さ
くなる。
化し、再びローレベルに復帰するまでの間に電源電圧が
最大定格電圧に近い値に変化すると、リセット信号φ５
のパルス幅（第２図のt4）が第３図のt4′のように小さ
くなる。
このため、もし標準の電源電圧供給時のリセット信号
φ５のパルス幅（第２図のt4）が小さいと、過度の電源
電圧供給時のパルス幅（第３図のt4′）が極端に小さく
なり、ラッチ回路３をリセットすることができなくなる
場合がある。
φ５のパルス幅（第２図のt4）が小さいと、過度の電源
電圧供給時のパルス幅（第３図のt4′）が極端に小さく
なり、ラッチ回路３をリセットすることができなくなる
場合がある。
ラッチ回路３をリセットすることができない（即ち、
出力信号φ７がハイレベルのままである）と、次のサイ
クルまで発振回路１が動作し続け、出力端子Ｂの電圧が
極端に高くなってしまう。
出力信号φ７がハイレベルのままである）と、次のサイ
クルまで発振回路１が動作し続け、出力端子Ｂの電圧が
極端に高くなってしまう。
第１図〜第３図に示す実施例においては、このような
問題を解決するために、リセット信号φ５のパルス幅
t4,t4′を、セット信号φ４のパルス幅t2,t2′より大き
く設定し、仮に電源電圧が高くなっても、入力端子φ１
の電圧がハイレベルからローレベルに変化した時点で必
ずリセットがかかるようにされている。
問題を解決するために、リセット信号φ５のパルス幅
t4,t4′を、セット信号φ４のパルス幅t2,t2′より大き
く設定し、仮に電源電圧が高くなっても、入力端子φ１
の電圧がハイレベルからローレベルに変化した時点で必
ずリセットがかかるようにされている。
第５図は本発明の第２の実施例における半導体集積回
路装置を示す回路図である。第５図は接地電圧以下の低
電圧を発生する基板電圧発生回路を示している。第６図
は第５図の各ノードの電圧波形を示すタイミングチャー
トである。第７図は第５図におけるエンハンスメント型
MOSキャパシタの構造を模式的に示す断面図である。
路装置を示す回路図である。第５図は接地電圧以下の低
電圧を発生する基板電圧発生回路を示している。第６図
は第５図の各ノードの電圧波形を示すタイミングチャー
トである。第７図は第５図におけるエンハンスメント型
MOSキャパシタの構造を模式的に示す断面図である。
以下、第５図〜第７図に従ってその動作を説明する。
第５図において、ループ状に接続されたインバータj1
〜j5は自励の発振回路を構成している。各インバータj1
〜j4の出力端子にはエンハンスメント型MOSキャパシタ
Ｃα〜Ｃδの一端Ｆが接続されている。一方、入力端子
φ７には、第１図のラッチ回路３の出力信号φ７が供給
される。信号φ７はインバータj6で反転された後、エン
ハンスメント型MOSキャパシタＣα〜Ｃδの他端Ｇに供
給される。
〜j5は自励の発振回路を構成している。各インバータj1
〜j4の出力端子にはエンハンスメント型MOSキャパシタ
Ｃα〜Ｃδの一端Ｆが接続されている。一方、入力端子
φ７には、第１図のラッチ回路３の出力信号φ７が供給
される。信号φ７はインバータj6で反転された後、エン
ハンスメント型MOSキャパシタＣα〜Ｃδの他端Ｇに供
給される。
エンハンスメント型MOSキャパシタＣα〜Ｃδは第７
図に示すように構成されている。第７図において、Ｎ型
の半導体基板５の表面領域にはＰ型の不純物拡散領域６
が形成されており、そのPN接合を付加することによって
MOSキャパシタが構成される。不純物拡散領域６に隣接
する半導体基板５の表面にはゲート酸化膜７及びゲート
電極８が形成されている。MOSキャパシタの一方の端子
Ｆは不純物拡散領域６に接続され、もう一方の端子Ｇは
ゲート電極８に接続されている。
図に示すように構成されている。第７図において、Ｎ型
の半導体基板５の表面領域にはＰ型の不純物拡散領域６
が形成されており、そのPN接合を付加することによって
MOSキャパシタが構成される。不純物拡散領域６に隣接
する半導体基板５の表面にはゲート酸化膜７及びゲート
電極８が形成されている。MOSキャパシタの一方の端子
Ｆは不純物拡散領域６に接続され、もう一方の端子Ｇは
ゲート電極８に接続されている。
ここで、端子Ｇが接地電圧（OV）であるときには、ゲ
ート酸化膜７の直下の領域９と不純物拡散領域６とが電
気的に導通しないため、キャパシタとして動作しない。
ート酸化膜７の直下の領域９と不純物拡散領域６とが電
気的に導通しないため、キャパシタとして動作しない。
一方、端子Ｇに電源電圧VCCが印加されると、ゲート
酸化膜７の直下の領域９と不純物拡散領域６が電気的に
導通する。その結果、端子F,G間に所定の容量が形成さ
れる。端子Ｇに標準の電源電圧VCC以上の高電圧が印加
されると、それに応じて容量値も大きくなる。第５図の
実施例は、このようなエンハンスメント型MOSキャパシ
タＣα〜Ｃδを利用することにより、電源電圧に応じて
発振周波数を変化させて、過度の低電圧が発生するのを
制御するものである。
酸化膜７の直下の領域９と不純物拡散領域６が電気的に
導通する。その結果、端子F,G間に所定の容量が形成さ
れる。端子Ｇに標準の電源電圧VCC以上の高電圧が印加
されると、それに応じて容量値も大きくなる。第５図の
実施例は、このようなエンハンスメント型MOSキャパシ
タＣα〜Ｃδを利用することにより、電源電圧に応じて
発振周波数を変化させて、過度の低電圧が発生するのを
制御するものである。
即ち、低い電源電圧で動作しているときには、第１図
に示すラッチ回路３の出力信号φ７がハイレベルであ
る。このため、エンハンスメント型MOSキャパシタＣα
〜Ｃδの端子Ｇにはローレベル（0V）の電圧が加えられ
る。したがって、MOSキャパシタＣα〜Ｃδは、キャパ
シタとして機能しない。
に示すラッチ回路３の出力信号φ７がハイレベルであ
る。このため、エンハンスメント型MOSキャパシタＣα
〜Ｃδの端子Ｇにはローレベル（0V）の電圧が加えられ
る。したがって、MOSキャパシタＣα〜Ｃδは、キャパ
シタとして機能しない。
その結果、ノードＸには、第６図の左半分に示すよう
にインバータj1〜j5の遅延時間の合計値で決まるパルス
幅の発振出力が得られる。この発振出力によって、キャ
パシタCa1、ダイオードD1,D2からなるチャージポンプが
ポンプアップされ、第15図に示した従来例と同様に、ノ
ードＺには接地電圧より低い平均電圧VAが得られる。こ
の平均電圧VAは基板電圧として半導体基板に印加され
る。
にインバータj1〜j5の遅延時間の合計値で決まるパルス
幅の発振出力が得られる。この発振出力によって、キャ
パシタCa1、ダイオードD1,D2からなるチャージポンプが
ポンプアップされ、第15図に示した従来例と同様に、ノ
ードＺには接地電圧より低い平均電圧VAが得られる。こ
の平均電圧VAは基板電圧として半導体基板に印加され
る。
一方、電源電圧を超える過大な高電圧が供給されたと
きは、第３図で説明したように、ラッチ回路３の出力信
号φ７はローレベルのままとなる。このため、第５図の
MOSキャパシタＣα〜Ｃδの一端Ｇにはハイレベルの電
圧が印加される。
きは、第３図で説明したように、ラッチ回路３の出力信
号φ７はローレベルのままとなる。このため、第５図の
MOSキャパシタＣα〜Ｃδの一端Ｇにはハイレベルの電
圧が印加される。
すると、第７図に示したゲート酸化膜７の直下の領域
９と不純物拡散領域６とが電気的に導通し（所謂、デプ
レッション化され）、所定の大きさの容量値をもつよう
になる。MOSキャパシタＣα〜Ｃδが容量値をもつと、
発振回路を構成する各インバータj1〜j5の遅延時間が長
くなる。その結果、ノードＸに現われる発振出力のパル
ス幅が第６図の右半分に示すように大きくなり、発振周
波数が低下する。発振周波数が低下すると、チャージポ
ンプによる電圧の引下げ能力が低下し、ノードＺの電圧
は、前の平均電圧VAより高い平均電圧VBとなる。この平
均電圧VBが基板電圧として半導体基板に印加される。
９と不純物拡散領域６とが電気的に導通し（所謂、デプ
レッション化され）、所定の大きさの容量値をもつよう
になる。MOSキャパシタＣα〜Ｃδが容量値をもつと、
発振回路を構成する各インバータj1〜j5の遅延時間が長
くなる。その結果、ノードＸに現われる発振出力のパル
ス幅が第６図の右半分に示すように大きくなり、発振周
波数が低下する。発振周波数が低下すると、チャージポ
ンプによる電圧の引下げ能力が低下し、ノードＺの電圧
は、前の平均電圧VAより高い平均電圧VBとなる。この平
均電圧VBが基板電圧として半導体基板に印加される。
このように、第５図の実施例によれば、標準の電源電
圧を超える過大な高電圧が供給されたときに、基板電圧
が過度に低くなるのを自動的に抑制することができる。
したがって、半導体基板に極端な低電圧が加わることに
よる酸化膜破壊等を確実に防止することができる。
圧を超える過大な高電圧が供給されたときに、基板電圧
が過度に低くなるのを自動的に抑制することができる。
したがって、半導体基板に極端な低電圧が加わることに
よる酸化膜破壊等を確実に防止することができる。
なお、エンハンスメント型MOSキャパシタは、ゲート
電極８に加わる電圧の大きさに応じて容量値が変化す
る。このため、供給される電源電圧が高くなればなるほ
ど容量値が大きくなり、それに応じて発振周波数が低下
し、基板電圧も接地電圧（0V）に近くなる。したがっ
て、第５図の実施例によれば、供給される電源電圧の大
きさに応じて、常に最適の基板電圧を自動的に発生させ
ることができる。
電極８に加わる電圧の大きさに応じて容量値が変化す
る。このため、供給される電源電圧が高くなればなるほ
ど容量値が大きくなり、それに応じて発振周波数が低下
し、基板電圧も接地電圧（0V）に近くなる。したがっ
て、第５図の実施例によれば、供給される電源電圧の大
きさに応じて、常に最適の基板電圧を自動的に発生させ
ることができる。
第８図は本発明の第３の実施例における半導体集積回
路装置を示すものであり、電源電圧VCCを超える高電圧
を発生する回路を示している。第８図の実施例と第１図
の実施例とは、発振回路１の構成が異なっている。第８
図においては、発振回路１を構成する各インバータi4〜
i6の出力端子にそれぞれエンハンスメント型MOSキャパ
シタＣα,Cβ,Cγの一端が接続され、ラッチ回路３の出
力信号φ７がインバータi15を介して各MOSキャパシタＣ
α,Cβ,Cγの他端に印加される。
路装置を示すものであり、電源電圧VCCを超える高電圧
を発生する回路を示している。第８図の実施例と第１図
の実施例とは、発振回路１の構成が異なっている。第８
図においては、発振回路１を構成する各インバータi4〜
i6の出力端子にそれぞれエンハンスメント型MOSキャパ
シタＣα,Cβ,Cγの一端が接続され、ラッチ回路３の出
力信号φ７がインバータi15を介して各MOSキャパシタＣ
α,Cβ,Cγの他端に印加される。
このように構成すれば、最大定格電圧に近い過大な電
源電圧が供給されたとき、ラッチ回路３の出力信号φ７
がローレベルになるため、エンハンスメント型MOSキャ
パシタＣα,Cβ,Cγの容量値が大きくなる。その結果、
発振回路１の発振周波数が低くなり、出力端子Ｂの電圧
が極端に高くなるのを抑制することができる。
源電圧が供給されたとき、ラッチ回路３の出力信号φ７
がローレベルになるため、エンハンスメント型MOSキャ
パシタＣα,Cβ,Cγの容量値が大きくなる。その結果、
発振回路１の発振周波数が低くなり、出力端子Ｂの電圧
が極端に高くなるのを抑制することができる。
第９図は本発明の第４の実施例における半導体集積回
路装置を示すものであり、電源電圧VCCを超える高電圧
を発生する回路を示している。第９図の実施例と第１図
の実施例とは、入力信号の加え方が異なっている。第９
図においては、インバータi7〜i12がループ状に接続さ
れ、自励の発振回路を構成している。そして、入力端子
Ａに▲▼或いはチップイネーブル信号と呼ばれる
クロック信号が直接供給される。
路装置を示すものであり、電源電圧VCCを超える高電圧
を発生する回路を示している。第９図の実施例と第１図
の実施例とは、入力信号の加え方が異なっている。第９
図においては、インバータi7〜i12がループ状に接続さ
れ、自励の発振回路を構成している。そして、入力端子
Ａに▲▼或いはチップイネーブル信号と呼ばれる
クロック信号が直接供給される。
このようにすれば、電源電圧が高くなったとき、イン
バータi7〜i12のスイッチング速度が高くなり（遅延時
間が短くなり）、発振周波数が高くなる。このため内部
信号φ8,φ3,φ2,φ９の時間差が小さくなり、ラッチ回
路３の出力信号φ７がローレベルのままとなる。その結
果、発振回路１が停止し、電源電圧が過度に高くなるの
を抑制することができる。
バータi7〜i12のスイッチング速度が高くなり（遅延時
間が短くなり）、発振周波数が高くなる。このため内部
信号φ8,φ3,φ2,φ９の時間差が小さくなり、ラッチ回
路３の出力信号φ７がローレベルのままとなる。その結
果、発振回路１が停止し、電源電圧が過度に高くなるの
を抑制することができる。
第10図は本発明の第５の実施例における半導体集積回
路装置を示すものであり、第８図の実施例と第９図の実
施例を組合せたものである。このようにしても本発明の
目的が達せられることは云うまでもない。
路装置を示すものであり、第８図の実施例と第９図の実
施例を組合せたものである。このようにしても本発明の
目的が達せられることは云うまでもない。
第11図は本発明の第６の実施例における半導体集積回
路装置を示すものであり、接地電圧より低い基板電圧を
発生する回路を示している。第12図は第11図の各ノード
における電圧波形を示すタイミングチャートである。
路装置を示すものであり、接地電圧より低い基板電圧を
発生する回路を示している。第12図は第11図の各ノード
における電圧波形を示すタイミングチャートである。
第11図の実施例においては、インバータj1〜j5で構成
される発振回路の一部にMOSトランジスタQ6を接続し、
そのゲート電極に第１図に示したラッチ回路３の出力信
号φ７を加えるようにしたものである。
される発振回路の一部にMOSトランジスタQ6を接続し、
そのゲート電極に第１図に示したラッチ回路３の出力信
号φ７を加えるようにしたものである。
第11図において、電源電圧が低いときは、出力信号φ
７がハイレベルであり、MOSトランジスタQ6がオンであ
るから、発振回路が動作し、ノードＺには第12図の左半
分に示すような平均電圧VAが現われる。
７がハイレベルであり、MOSトランジスタQ6がオンであ
るから、発振回路が動作し、ノードＺには第12図の左半
分に示すような平均電圧VAが現われる。
一方、電源電圧が高くなると、出力信号φ７がローレ
ベルのままとなる。このため、MOSトランジスタQ6がオ
フとなり、発振回路が停止する。その結果、ノードＺ電
圧は接地電圧（0V）となり、半導体基板に極端な低電圧
が加わるのを防止することができる。
ベルのままとなる。このため、MOSトランジスタQ6がオ
フとなり、発振回路が停止する。その結果、ノードＺ電
圧は接地電圧（0V）となり、半導体基板に極端な低電圧
が加わるのを防止することができる。
なお、以上の実施例ではメモリ回路を例にとったが、
本発明がメモリ回路以外の半導体集積回路装置にも応用
できることはいうまでもない。
本発明がメモリ回路以外の半導体集積回路装置にも応用
できることはいうまでもない。
（発明の効果） 以上説明したように、本発明の半導体集積回路装置
は、電源電圧と接地電圧との間の電圧範囲を超える高電
圧或いは低電圧を発生する回路と、外部から供給される
電源電圧が高くなったときに複数の内部信号間相互の遷
移タイミングの時間差が小さくなるような複数の内部信
号を発生する回路を備え、前記複数の内部信号を用いて
前記高電圧或いは低電圧の絶対値を小さくするように構
成しているので、標準の電源電圧を超える最大定格電圧
に近い過大な電源電圧が外部から供給されたとき、自動
的に高電圧或いは低電圧の絶対値を小さくすることがで
きる。その結果、PN接合に強電界が加わることによる動
作不良やゲート酸化膜の破壊等を確実に防止し、半導体
集積回路装置の信頼性を高めることができるという効果
を有する。
は、電源電圧と接地電圧との間の電圧範囲を超える高電
圧或いは低電圧を発生する回路と、外部から供給される
電源電圧が高くなったときに複数の内部信号間相互の遷
移タイミングの時間差が小さくなるような複数の内部信
号を発生する回路を備え、前記複数の内部信号を用いて
前記高電圧或いは低電圧の絶対値を小さくするように構
成しているので、標準の電源電圧を超える最大定格電圧
に近い過大な電源電圧が外部から供給されたとき、自動
的に高電圧或いは低電圧の絶対値を小さくすることがで
きる。その結果、PN接合に強電界が加わることによる動
作不良やゲート酸化膜の破壊等を確実に防止し、半導体
集積回路装置の信頼性を高めることができるという効果
を有する。
第１図は本発明の第１の実施例における半導体集積回路
装置の回路図、第２図は電源電圧が低いときの第１図の
各ノードの電圧波形を示すタイミングチャート、第３図
は電源電圧が高いときの第１図の各ノードの電圧波形を
示すタイミングチャート、第４図はインバータの動作を
説明するための回路図、第５図は本発明の第２の実施例
における半導体集積回路装置の回路図、第６図は第５図
の各ノードの電圧波形を示すタイミングチャート、第７
図はエンハンスメント型MOSキャパシタの構造を示す断
面図、第８図は本発明の第３の実施例における半導体集
積回路装置の回路図、第９図は本発明の第４の実施例に
おける半導体集積回路装置の回路図、第10図は本発明の
第５の実施例における半導体集積回路装置の回路図、第
11図は本発明の第６の実施例における半導体集積回路装
置の回路図、第12図は第11図の各ノードの電圧波形を示
すタイミングチャート、第13図は従来の半導体集積回路
装置の回路図、第14図は第13図の各ノードの電圧波形を
示すタイミングチャート、第15図は従来の半導体集積回
路装置の回路図、第16図は第15図の各ノードの電圧波形
を示すタイミングチャートである。 1,21……発振回路、2,22……チャージポンプ回路、３…
…ラッチ回路、4,23……メモリセル、５……半導体基
板、６……不純物拡散領域、７……ゲート酸化膜、８…
…ゲート電極、９……ゲート酸化膜直下の領域、i1〜i
15,i21〜i26,j1〜j6,j21〜j25……インバータ、Q1〜Q6,
Q21〜Q24……MOSトランジスタ、QP……Ｐチャネル型MOS
トランジスタ、QN……Ｎチャネル型MOSトランジスタ、d
1〜d3,D1,D2,d21〜d23,D21,D22……ダイオード、C1,C2,
C3,C21,C22,Ca1,Ca21……容量、Ｃα,Cβ,Cγ,Cδ……
エンハンスメントMOS容量、A1,A2……NANDゲート、R1,R
2……NORゲート。
装置の回路図、第２図は電源電圧が低いときの第１図の
各ノードの電圧波形を示すタイミングチャート、第３図
は電源電圧が高いときの第１図の各ノードの電圧波形を
示すタイミングチャート、第４図はインバータの動作を
説明するための回路図、第５図は本発明の第２の実施例
における半導体集積回路装置の回路図、第６図は第５図
の各ノードの電圧波形を示すタイミングチャート、第７
図はエンハンスメント型MOSキャパシタの構造を示す断
面図、第８図は本発明の第３の実施例における半導体集
積回路装置の回路図、第９図は本発明の第４の実施例に
おける半導体集積回路装置の回路図、第10図は本発明の
第５の実施例における半導体集積回路装置の回路図、第
11図は本発明の第６の実施例における半導体集積回路装
置の回路図、第12図は第11図の各ノードの電圧波形を示
すタイミングチャート、第13図は従来の半導体集積回路
装置の回路図、第14図は第13図の各ノードの電圧波形を
示すタイミングチャート、第15図は従来の半導体集積回
路装置の回路図、第16図は第15図の各ノードの電圧波形
を示すタイミングチャートである。 1,21……発振回路、2,22……チャージポンプ回路、３…
…ラッチ回路、4,23……メモリセル、５……半導体基
板、６……不純物拡散領域、７……ゲート酸化膜、８…
…ゲート電極、９……ゲート酸化膜直下の領域、i1〜i
15,i21〜i26,j1〜j6,j21〜j25……インバータ、Q1〜Q6,
Q21〜Q24……MOSトランジスタ、QP……Ｐチャネル型MOS
トランジスタ、QN……Ｎチャネル型MOSトランジスタ、d
1〜d3,D1,D2,d21〜d23,D21,D22……ダイオード、C1,C2,
C3,C21,C22,Ca1,Ca21……容量、Ｃα,Cβ,Cγ,Cδ……
エンハンスメントMOS容量、A1,A2……NANDゲート、R1,R
2……NORゲート。
Claims (7)
- 【請求項１】発振回路及び該発振回路で駆動されるチャ
ージポンプ回路を含み、電源電圧を超える高電圧を発生
する高電圧発生手段と、 外部から標準の電源電圧を超える過大な電源電圧が供給
されたとき、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電圧が供給されたときには前記
複数の内部信号によってセット及びリセットされ、外部
から前記標準の電源電圧を超える過大な電源電圧が供給
されたときには前記複数の内部信号によってはセットさ
れず、リセットのみされるラッチ回路と、 前記ラッチ回路の出力信号によって前記発振回路を停止
させるか又は前記発振回路の発振周波数を低下させるか
の何れかを行う手段と を備えた半導体集積回路装置。 - 【請求項２】発振回路の発振周波数を低下させる手段
が、ループ状に接続された複数のインバータの各出力端
子にそれぞれ一端が接続された複数のエンハンスメント
型MOSキャパシタと、 前記複数のエンハンスメント型MOSキャパシタの他端に
制御電圧を供給し、前記複数のエンハンスメント型MOS
キャパシタの容量値を制御する手段と で構成されていることを特徴とする請求項（１）記載の
半導体集積回路装置。 - 【請求項３】前記ラッチ回路のリセット信号のパルス幅
を、セット信号のパルス幅より大きくしたことを特徴と
する請求項（１）記載の半導体集積回路装置。 - 【請求項４】発振回路及び該発振回路で駆動されるチャ
ージポンプ回路を含み、接地電圧以下の低電圧を発生す
る基板電圧発生手段と、 外部から標準の電源電圧を超える過大な電源電圧が供給
されたとき、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電圧が供給されたときには前記
複数の内部信号によってセット及びリセットされ、外部
から前記標準の電源電圧を超える過大な電源電圧が供給
されたときには前記複数の内部信号によってはセットさ
れず、リセットのみされるようなラッチ回路と、 前記ラッチ回路の出力信号によって前記発振回路を停止
させるか又は前記発振回路の発振周波数を低下させるか
の何れかを行う手段と を備えた半導体集積回路装置。 - 【請求項５】前記ラッチ回路のリセット信号のパルス幅
を、セット信号のパルス幅より大きくしたことを特徴と
する請求項（４）記載の半導体集積回路装置。 - 【請求項６】発振回路及び該発振回路で駆動されるチャ
ージポンプ回路を含み、電源電圧を超える高電圧を発生
する高電圧発生手段と、 前記発振回路及び該発振回路で駆動されるチャージポン
プ回路を含み、接地電圧以下の低電圧を発生する基板電
圧発生手段と、 外部から標準の電源電圧を超える過大な電源電圧が供給
されたとき、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電圧が供給されたときには前記
複数の内部信号によってセット及びリセットされ、外部
から前記標準の電源電圧を超える過大な電源電圧が供給
されたときには前記複数の内部信号によってはセットさ
れず、リセットのみされるラッチ回路と、 前記ラッチ回路の出力信号によって前記高電圧発生手段
及び前記基板電圧発生手段の各発振回路を停止させるか
又は前記発振回路の発振周波数を低下させるかの何れか
を行う手段と を備えた半導体集積回路装置。 - 【請求項７】前記ラッチ回路のリセット信号のパルス幅
を、セット信号のパルス幅より大きくしたことを特徴と
する請求項（６）記載の半導体集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27451489 | 1989-10-21 | ||
| JP1-274514 | 1989-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205683A JPH03205683A (ja) | 1991-09-09 |
| JP2704459B2 true JP2704459B2 (ja) | 1998-01-26 |
Family
ID=17542761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280676A Expired - Fee Related JP2704459B2 (ja) | 1989-10-21 | 1990-10-19 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124574A (ja) |
| JP (1) | JP2704459B2 (ja) |
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|---|---|---|---|---|
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| JPH0519914A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の内部降圧回路 |
| JPH0564424A (ja) * | 1991-08-28 | 1993-03-12 | Sharp Corp | 半導体装置の電圧降下回路 |
| US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
| DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
| JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH06208790A (ja) * | 1993-01-12 | 1994-07-26 | Toshiba Corp | 半導体装置 |
| US5461591A (en) * | 1993-12-02 | 1995-10-24 | Goldstar Electron Co., Ltd. | Voltage generator for semiconductor memory device |
| JPH10255469A (ja) * | 1997-03-07 | 1998-09-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3280623B2 (ja) * | 1998-08-11 | 2002-05-13 | 沖電気工業株式会社 | チャージポンプ回路の駆動制御回路 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| KR101993192B1 (ko) * | 2012-10-04 | 2019-06-27 | 삼성전자주식회사 | 다중 전압 입력 버퍼 |
| KR102400105B1 (ko) * | 2017-07-25 | 2022-05-19 | 삼성전자주식회사 | 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1504867A (en) * | 1974-06-05 | 1978-03-22 | Rca Corp | Voltage amplitude multiplying circuits |
| US3962591A (en) * | 1974-12-23 | 1976-06-08 | The United States Of America As Represented By The Secretary Of The Army | Voltage doubler circuit |
| US4733108A (en) * | 1982-06-28 | 1988-03-22 | Xerox Corporation | On-chip bias generator |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| JPS63289854A (ja) * | 1987-05-21 | 1988-11-28 | Matsushita Electric Ind Co Ltd | 基板電位発生回路 |
| US5023465A (en) * | 1990-03-26 | 1991-06-11 | Micron Technology, Inc. | High efficiency charge pump circuit |
-
1990
- 1990-10-19 JP JP2280676A patent/JP2704459B2/ja not_active Expired - Fee Related
- 1990-10-22 US US07/602,407 patent/US5124574A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5124574A (en) | 1992-06-23 |
| JPH03205683A (ja) | 1991-09-09 |
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