JPH0564424A - 半導体装置の電圧降下回路 - Google Patents
半導体装置の電圧降下回路Info
- Publication number
- JPH0564424A JPH0564424A JP3217583A JP21758391A JPH0564424A JP H0564424 A JPH0564424 A JP H0564424A JP 3217583 A JP3217583 A JP 3217583A JP 21758391 A JP21758391 A JP 21758391A JP H0564424 A JPH0564424 A JP H0564424A
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- JP
- Japan
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- circuit
- output transistor
- voltage
- semiconductor device
- power supply
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Abstract
(57)【要約】
【構成】タイマ回路４からの駆動パルスが間欠的にアク
ティブになった時のみ、スイッチ回路５によって出力ト
ランジスタ制御部１をＶCC電源に接続し動作させる。 【効果】（１／２）ＶCC電源の監視を間欠的に行うこと
により、半導体装置の待機時における消費電力の低減を
図ることができる。
ティブになった時のみ、スイッチ回路５によって出力ト
ランジスタ制御部１をＶCC電源に接続し動作させる。 【効果】（１／２）ＶCC電源の監視を間欠的に行うこと
により、半導体装置の待機時における消費電力の低減を
図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のための
（１／２）ＶCC発生回路等の電圧降下回路に関する。
（１／２）ＶCC発生回路等の電圧降下回路に関する。
【０００２】
【従来の技術】従来の半導体装置の（１／２）ＶCC発生
回路は、図５に示すように、出力トランジスタ制御部１
と出力トランジスタ部２とで構成されていた。出力トラ
ンジスタ制御部１は、ＶCC電源を分圧する２個の抵抗器
１ａ、１ｂと、これらの間に接続されたＮチャンネル及
びＰチャンネルのＦＥＴ１ｃ、１ｄとからなる。そし
て、昇圧制御端子１ｅからは、ＶCC電源の２分の１の電
圧（（１／２）ＶCC電圧）よりもＦＥＴ１ｃのピンチオ
フ電圧だけ高い基準電圧が出力され、降圧制御端子１ｆ
からは、（１／２）ＶCC電圧よりもＦＥＴ１ｄのピンチ
オフ電圧だけ低い基準電圧が出力される。
回路は、図５に示すように、出力トランジスタ制御部１
と出力トランジスタ部２とで構成されていた。出力トラ
ンジスタ制御部１は、ＶCC電源を分圧する２個の抵抗器
１ａ、１ｂと、これらの間に接続されたＮチャンネル及
びＰチャンネルのＦＥＴ１ｃ、１ｄとからなる。そし
て、昇圧制御端子１ｅからは、ＶCC電源の２分の１の電
圧（（１／２）ＶCC電圧）よりもＦＥＴ１ｃのピンチオ
フ電圧だけ高い基準電圧が出力され、降圧制御端子１ｆ
からは、（１／２）ＶCC電圧よりもＦＥＴ１ｄのピンチ
オフ電圧だけ低い基準電圧が出力される。
【０００３】また、出力トランジスタ部２は、ＶCC電源
と（１／２）ＶCC電源端子３との間に接続されたＮチャ
ンネルのＦＥＴ２ａと、（１／２）ＶCC電源端子３とグ
ランドとの間に接続されたＰチャンネルのＦＥＴ２ｂと
からなり、ＦＥＴ２ａ、２ｂのゲートに出力トランジス
タ制御部１の昇圧制御端子１ｅと降圧制御端子１ｆの基
準電圧がそれぞれ印加される。従って、（１／２）ＶCC
電源端子３の実際の電圧が（１／２）ＶCC電圧より低く
なるとＦＥＴ２ａが動作し、また、（１／２）ＶCC電圧
より高くなるとＦＥＴ２ｂが動作して、（１／２）ＶCC
電源端子３から供給する（１／２）ＶCC電源の電圧を維
持することができる。
と（１／２）ＶCC電源端子３との間に接続されたＮチャ
ンネルのＦＥＴ２ａと、（１／２）ＶCC電源端子３とグ
ランドとの間に接続されたＰチャンネルのＦＥＴ２ｂと
からなり、ＦＥＴ２ａ、２ｂのゲートに出力トランジス
タ制御部１の昇圧制御端子１ｅと降圧制御端子１ｆの基
準電圧がそれぞれ印加される。従って、（１／２）ＶCC
電源端子３の実際の電圧が（１／２）ＶCC電圧より低く
なるとＦＥＴ２ａが動作し、また、（１／２）ＶCC電圧
より高くなるとＦＥＴ２ｂが動作して、（１／２）ＶCC
電源端子３から供給する（１／２）ＶCC電源の電圧を維
持することができる。
【０００４】
【発明が解決しようとする課題】ところが、上記従来の
（１／２）ＶCC発生回路は、出力トランジスタ制御部１
に常に駆動電流が流れるようになっている。しかしなが
ら、特に近年の半導体装置は、バッテリ駆動等のため
に、待機時の消費電力をできるだけ低減することが要請
される場合がある。
（１／２）ＶCC発生回路は、出力トランジスタ制御部１
に常に駆動電流が流れるようになっている。しかしなが
ら、特に近年の半導体装置は、バッテリ駆動等のため
に、待機時の消費電力をできるだけ低減することが要請
される場合がある。
【０００５】このため、従来の（１／２）ＶCC発生回路
に於いては、この出力トランジスタ制御部１の駆動電流
が半導体装置の待機時の消費電力を低減させようとする
際の妨げになるという問題が生じていた。
に於いては、この出力トランジスタ制御部１の駆動電流
が半導体装置の待機時の消費電力を低減させようとする
際の妨げになるという問題が生じていた。
【０００６】本発明は、上記事情に鑑み、待機時の消費
電力を低減することができる（１／２）ＶCC発生回路等
の半導体装置の電圧降下回路を提供することを目的とし
ている。
電力を低減することができる（１／２）ＶCC発生回路等
の半導体装置の電圧降下回路を提供することを目的とし
ている。
【０００７】
【課題を解決するための手段】本発明の電圧降下回路
は、第１の所定電圧より基準電圧を生成する制御部と、
該基準電圧に基づいて該第１の所定電圧の２分の１の第
２の所定電圧を出力する出力部とを備えている半導体装
置の電圧降下回路であって、間欠的にアクティブとなる
駆動パルスを発生するタイマ回路と、該駆動パルスがア
クティブの時に該制御部を動作させ、該駆動パルスがア
クティブでない時には該制御部の動作を停止させるスイ
ッチ回路とを更に備えており、そのことにより上記目的
が達成される。
は、第１の所定電圧より基準電圧を生成する制御部と、
該基準電圧に基づいて該第１の所定電圧の２分の１の第
２の所定電圧を出力する出力部とを備えている半導体装
置の電圧降下回路であって、間欠的にアクティブとなる
駆動パルスを発生するタイマ回路と、該駆動パルスがア
クティブの時に該制御部を動作させ、該駆動パルスがア
クティブでない時には該制御部の動作を停止させるスイ
ッチ回路とを更に備えており、そのことにより上記目的
が達成される。
【０００８】また、前記スイッチ回路は、前記駆動パル
スがアクティブの時に前記制御部を前記第１の所定電圧
に接続し、前記駆動パルスがアクティブでない時に該制
御部を前記第１の所定電圧から切り離すようにするのが
好適である。
スがアクティブの時に前記制御部を前記第１の所定電圧
に接続し、前記駆動パルスがアクティブでない時に該制
御部を前記第１の所定電圧から切り離すようにするのが
好適である。
【０００９】前記タイマ回路は、一定時間間隔毎に一定
長さの駆動パルスを発生するのが好ましい。
長さの駆動パルスを発生するのが好ましい。
【００１０】
【実施例】本発明の実施例の概略構成を図１に示す。本
実施例は（１／２）ＶCC発生回路であり、前記図５に示
した従来例と同様の機能を有する構成要素には同じ符号
を付している。
実施例は（１／２）ＶCC発生回路であり、前記図５に示
した従来例と同様の機能を有する構成要素には同じ符号
を付している。
【００１１】タイマ回路４からの駆動パルスがアクティ
ブになると、スイッチ回路５が出力トランジスタ制御部
１をＶCC電源に接続する。すると、出力トランジスタ制
御部１が基準電圧を生成し、この基準電圧に基づいて出
力トランジスタ部２がＶCC電源の２分の１の電圧（（１
／２）ＶCC電圧）を（１／２）ＶCC電源端子３に供給す
る。
ブになると、スイッチ回路５が出力トランジスタ制御部
１をＶCC電源に接続する。すると、出力トランジスタ制
御部１が基準電圧を生成し、この基準電圧に基づいて出
力トランジスタ部２がＶCC電源の２分の１の電圧（（１
／２）ＶCC電圧）を（１／２）ＶCC電源端子３に供給す
る。
【００１２】また、タイマ回路４の駆動パルスがアクテ
ィブでなくなると、スイッチ回路５が出力トランジスタ
制御部１をＶCC電源から遮断する。すると、出力トラン
ジスタ制御部１には駆動電流が流れなくなり、この間の
電力消費を抑制することができるようになる。なお、こ
の間に（１／２）ＶCC電源端子３の電圧が（１／２）Ｖ
CC電圧から変動した場合には、次にタイマ回路４からの
駆動パルスがアクティブになった際に修正することがで
きる。
ィブでなくなると、スイッチ回路５が出力トランジスタ
制御部１をＶCC電源から遮断する。すると、出力トラン
ジスタ制御部１には駆動電流が流れなくなり、この間の
電力消費を抑制することができるようになる。なお、こ
の間に（１／２）ＶCC電源端子３の電圧が（１／２）Ｖ
CC電圧から変動した場合には、次にタイマ回路４からの
駆動パルスがアクティブになった際に修正することがで
きる。
【００１３】この結果、本実施例によれば、タイマ回路
４からの駆動パルスが間欠的にアクティブになったとき
にのみ出力トランジスタ制御部１が動作を行うので、出
力トランジスタ制御部１に常時駆動電流が流れるような
ことがなくなり、半導体装置の待機時における電力消費
を低減させることができる。
４からの駆動パルスが間欠的にアクティブになったとき
にのみ出力トランジスタ制御部１が動作を行うので、出
力トランジスタ制御部１に常時駆動電流が流れるような
ことがなくなり、半導体装置の待機時における電力消費
を低減させることができる。
【００１４】図２を用いて本実施例の構成をより詳細に
説明する。出力トランジスタ制御部１は、前記図５に示
した従来例と同様に、ＶCC電源を分圧する２個の抵抗器
１ａ、１ｂと、これらの間に接続されたＮチャンネル及
びＰチャンネルのＦＥＴ１ｃ、１ｄとからなる。また、
出力トランジスタ部２も、従来例と同様に、ＶCC電源と
（１／２）ＶCC電源端子３との間に接続されたＮチャン
ネルのＦＥＴ２ａと、この（１／２）ＶCC電源端子３と
グランドとの間に接続されたＰチャンネルのＦＥＴ２ｂ
とからなる。そして、出力トランジスタ制御部１の昇圧
制御端子１ｅと降圧制御端子１ｆからの基準電圧に基づ
いて、出力トランジスタ部２のＦＥＴ２ａ、２ｂが動作
して、（１／２）ＶCC電源端子３から（１／２）ＶCC電
源を供給するようになっている。ただし、出力トランジ
スタ制御部１は、後に説明するように、電源をスイッチ
回路５によって制御される。
説明する。出力トランジスタ制御部１は、前記図５に示
した従来例と同様に、ＶCC電源を分圧する２個の抵抗器
１ａ、１ｂと、これらの間に接続されたＮチャンネル及
びＰチャンネルのＦＥＴ１ｃ、１ｄとからなる。また、
出力トランジスタ部２も、従来例と同様に、ＶCC電源と
（１／２）ＶCC電源端子３との間に接続されたＮチャン
ネルのＦＥＴ２ａと、この（１／２）ＶCC電源端子３と
グランドとの間に接続されたＰチャンネルのＦＥＴ２ｂ
とからなる。そして、出力トランジスタ制御部１の昇圧
制御端子１ｅと降圧制御端子１ｆからの基準電圧に基づ
いて、出力トランジスタ部２のＦＥＴ２ａ、２ｂが動作
して、（１／２）ＶCC電源端子３から（１／２）ＶCC電
源を供給するようになっている。ただし、出力トランジ
スタ制御部１は、後に説明するように、電源をスイッチ
回路５によって制御される。
【００１５】タイマ回路４は、リングオシレータ４ａ
と、４個のトグル型フリップフロップ回路４ｂ〜４ｅ
と、ＡＮＤ回路４ｆとからなる。リングオシレータ４ａ
は、複数のインバータをリング状に接続した発振器であ
り、図４に示すように、デューティ比の等しいパルスを
順次出力する。トグル型フリップフロップ回路４ｂ〜４
ｅは、図３に示すように、入力のＨ／Ｌレベルが切り換
わるたびに、一方の２連インバータ回路の出力を他方の
２連インバータ回路に入力し、又は、他方の２連インバ
ータ回路の出力を反転して一方の２連インバータ回路に
入力する動作を行うフリップフロップ回路である。従っ
て、これらのトグル型フリップフロップ回路４ｂ〜４ｅ
は、図４に示すように、入力がＬレベルからＨレベルに
切り換わるたびに出力のＨ／Ｌレベルが切り換わるトグ
ル動作を行い、入力パルスを順次２分の１分周するよう
になっている。ＡＮＤ回路４ｆは、これら各トグル型フ
リップフロップ回路４ｂ〜４ｅの出力の論理積を演算す
る回路であり、図４に示すように、リングオシレータ４
ａが発振したパルスの１６周期の間にこのパルスの１周
期分だけアクティブ（Ｈレベル）となる駆動パルス出力
する。
と、４個のトグル型フリップフロップ回路４ｂ〜４ｅ
と、ＡＮＤ回路４ｆとからなる。リングオシレータ４ａ
は、複数のインバータをリング状に接続した発振器であ
り、図４に示すように、デューティ比の等しいパルスを
順次出力する。トグル型フリップフロップ回路４ｂ〜４
ｅは、図３に示すように、入力のＨ／Ｌレベルが切り換
わるたびに、一方の２連インバータ回路の出力を他方の
２連インバータ回路に入力し、又は、他方の２連インバ
ータ回路の出力を反転して一方の２連インバータ回路に
入力する動作を行うフリップフロップ回路である。従っ
て、これらのトグル型フリップフロップ回路４ｂ〜４ｅ
は、図４に示すように、入力がＬレベルからＨレベルに
切り換わるたびに出力のＨ／Ｌレベルが切り換わるトグ
ル動作を行い、入力パルスを順次２分の１分周するよう
になっている。ＡＮＤ回路４ｆは、これら各トグル型フ
リップフロップ回路４ｂ〜４ｅの出力の論理積を演算す
る回路であり、図４に示すように、リングオシレータ４
ａが発振したパルスの１６周期の間にこのパルスの１周
期分だけアクティブ（Ｈレベル）となる駆動パルス出力
する。
【００１６】タイマ回路４のＡＮＤ回路４ｆから出力さ
れた駆動パルスは、スイッチ回路５に入力される。スイ
ッチ回路５は、ＮＯＲ回路５ａと、Ｎチャンネル及びＰ
チャンネルのＦＥＴ５ｂ、５ｃと、インバータ５ｄとか
らなる。タイマ回路４からの駆動パルスは、ＮＯＲ回路
５ａに入力される。なお、ＮＯＲ回路５ａの他方の入力
には、強制動作信号（Ｈアクティブ）が入力されるよう
になっていて、これによりタイマ回路４の出力にかかわ
りなく出力トランジスタ制御部１を動作させることが可
能となる。ＮＯＲ回路５ａの出力は、直接Ｐチャンネル
のＦＥＴ５ｂのゲートに接続されると共に、インバータ
５ｄを介してＮチャンネルのＦＥＴ５ｃのゲートに接続
されている。ＦＥＴ５ｂは、出力トランジスタ制御部１
における抵抗器１ａとＦＥＴ１ｃとの間に接続されてい
る。また、ＦＥＴ５ｃは、同じく出力トランジスタ制御
部１におけるＦＥＴ１ｄと抵抗器１ｂとの間に接続され
ている。従って、出力トランジスタ制御部１は、スイッ
チ回路５によって電源を制御されることになる。
れた駆動パルスは、スイッチ回路５に入力される。スイ
ッチ回路５は、ＮＯＲ回路５ａと、Ｎチャンネル及びＰ
チャンネルのＦＥＴ５ｂ、５ｃと、インバータ５ｄとか
らなる。タイマ回路４からの駆動パルスは、ＮＯＲ回路
５ａに入力される。なお、ＮＯＲ回路５ａの他方の入力
には、強制動作信号（Ｈアクティブ）が入力されるよう
になっていて、これによりタイマ回路４の出力にかかわ
りなく出力トランジスタ制御部１を動作させることが可
能となる。ＮＯＲ回路５ａの出力は、直接Ｐチャンネル
のＦＥＴ５ｂのゲートに接続されると共に、インバータ
５ｄを介してＮチャンネルのＦＥＴ５ｃのゲートに接続
されている。ＦＥＴ５ｂは、出力トランジスタ制御部１
における抵抗器１ａとＦＥＴ１ｃとの間に接続されてい
る。また、ＦＥＴ５ｃは、同じく出力トランジスタ制御
部１におけるＦＥＴ１ｄと抵抗器１ｂとの間に接続され
ている。従って、出力トランジスタ制御部１は、スイッ
チ回路５によって電源を制御されることになる。
【００１７】上記構成の（１／２）ＶCC発生回路の動作
を説明する。
を説明する。
【００１８】タイマ回路４からの駆動パルスがスイッチ
回路５に入力されると、この駆動パルスがアクティブ
（Ｈレベル）である間のみＮＯＲ回路５ａの出力がＬレ
ベルとなり、ＦＥＴ５ｂ、５ｃが共にＯＮとなる。する
と、出力トランジスタ制御部１に電源が接続され、以降
は従来と同様に、昇圧制御端子１ｅと降圧制御端子１ｆ
から基準電圧が出力されて、出力トランジスタ部２が
（１／２）ＶCC電源端子３に（１／２）ＶCC電源を供給
する。
回路５に入力されると、この駆動パルスがアクティブ
（Ｈレベル）である間のみＮＯＲ回路５ａの出力がＬレ
ベルとなり、ＦＥＴ５ｂ、５ｃが共にＯＮとなる。する
と、出力トランジスタ制御部１に電源が接続され、以降
は従来と同様に、昇圧制御端子１ｅと降圧制御端子１ｆ
から基準電圧が出力されて、出力トランジスタ部２が
（１／２）ＶCC電源端子３に（１／２）ＶCC電源を供給
する。
【００１９】また、駆動パルスがアクティブでない間
は、スイッチ回路５のＮＯＲ回路５ａの出力がＨレベル
となり、ＦＥＴ５ｂ、５ｃが共にＯＦＦとなる。する
と、出力トランジスタ制御部１は、電源から切り離され
て駆動電流が流れなくなり、この間の電力消費を抑制す
ることができるようになる。しかも、このとき昇圧制御
端子１ｅと降圧制御端子１ｆがハイインピーダンス状態
になるので、出力トランジスタ部２のＦＥＴ２ａ、２ｂ
もＯＦＦに固定され、（１／２）ＶCC電源端子３が不用
意にＶCC電源やグランドに接続されるおそれも生じな
い。
は、スイッチ回路５のＮＯＲ回路５ａの出力がＨレベル
となり、ＦＥＴ５ｂ、５ｃが共にＯＦＦとなる。する
と、出力トランジスタ制御部１は、電源から切り離され
て駆動電流が流れなくなり、この間の電力消費を抑制す
ることができるようになる。しかも、このとき昇圧制御
端子１ｅと降圧制御端子１ｆがハイインピーダンス状態
になるので、出力トランジスタ部２のＦＥＴ２ａ、２ｂ
もＯＦＦに固定され、（１／２）ＶCC電源端子３が不用
意にＶCC電源やグランドに接続されるおそれも生じな
い。
【００２０】この結果、本実施例によれば、タイマ回路
４からの駆動パルスが間欠的にアクティブになったとき
にのみ出力トランジスタ制御部１が動作を行うので、出
力トランジスタ制御部１に常時駆動電流が流れるような
ことがなくなり、半導体装置の待機時における電力消費
を低減させることができる。
４からの駆動パルスが間欠的にアクティブになったとき
にのみ出力トランジスタ制御部１が動作を行うので、出
力トランジスタ制御部１に常時駆動電流が流れるような
ことがなくなり、半導体装置の待機時における電力消費
を低減させることができる。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、第２の所定電圧の基準電圧の発生を間欠的に
行うことにより、半導体装置の待機時における消費電力
の低減を図ることができるようになる。
によれば、第２の所定電圧の基準電圧の発生を間欠的に
行うことにより、半導体装置の待機時における消費電力
の低減を図ることができるようになる。
【図１】本発明の実施例である（１／２）ＶCC発生回路
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】その実施例のより詳細な構成を示す回路図であ
る。
る。
【図３】その実施例で用いられるトグル型フリップフロ
ップ回路の構成を示す回路図である。
ップ回路の構成を示す回路図である。
【図４】その実施例における図２のタイマ回路における
各部の波形を示すタイムチャートである。
各部の波形を示すタイムチャートである。
【図５】従来の（１／２）ＶCC発生回路の構成を示す回
路図である。
路図である。
１ 出力トランジスタ制御部 ２ 出力トランジスタ部 ４ タイマ回路 ５ スイッチ回路
Claims (1)
- 【請求項１】第１の所定電圧より基準電圧を生成する制
御部と、該基準電圧に基づいて該第１の所定電圧の２分
の１の第２の所定電圧を出力する出力部とを備えている
半導体装置の電圧降下回路であって、 間欠的にアクティブとなる駆動パルスを発生するタイマ
回路と、 該駆動パルスがアクティブの時に該制御部を動作させ、
該駆動パルスがアクティブでない時には該制御部の動作
を停止させるスイッチ回路とを更に備えている半導体装
置の電圧降下回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217583A JPH0564424A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の電圧降下回路 |
| US07/936,349 US5329169A (en) | 1991-08-28 | 1992-08-28 | Voltage dropping circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217583A JPH0564424A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の電圧降下回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564424A true JPH0564424A (ja) | 1993-03-12 |
Family
ID=16706559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217583A Withdrawn JPH0564424A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の電圧降下回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329169A (ja) |
| JP (1) | JPH0564424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004063655A1 (en) * | 2003-01-09 | 2004-07-29 | Moon-Hwa Jung | A multi-spiral heat exchanger |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5450027A (en) * | 1994-04-08 | 1995-09-12 | At&T Corp. | Low-power-dissipation CMOS circuits |
| KR970008512B1 (ko) * | 1994-11-30 | 1997-05-24 | 엘지전자 주식회사 | 절전기능 자동 감지 장치 |
| US5479117A (en) * | 1995-01-11 | 1995-12-26 | At&T Corp. | Hybrid data processing system including pulsed-power-supply CMOS circuits |
| US6448824B1 (en) * | 2000-09-29 | 2002-09-10 | Intel Corporation | Method and apparatus for integrated circuit power up |
| JP6847160B2 (ja) | 2019-06-11 | 2021-03-24 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | リングオシレータ及び時間計測回路 |
| TWI692202B (zh) * | 2019-06-13 | 2020-04-21 | 華邦電子股份有限公司 | 環形振盪器及時間量測電路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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|---|---|
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