JP2740474B2 - 電源制御回路 - Google Patents
電源制御回路Info
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- JP2740474B2 JP2740474B2 JP7192244A JP19224495A JP2740474B2 JP 2740474 B2 JP2740474 B2 JP 2740474B2 JP 7192244 A JP7192244 A JP 7192244A JP 19224495 A JP19224495 A JP 19224495A JP 2740474 B2 JP2740474 B2 JP 2740474B2
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Description
【０００１】
【発明の属する技術分野】本発明は電源制御回路に関
し、特に電池駆動装置等の非動作時の消費電流をゼロと
する電源制御回路に関する。
し、特に電池駆動装置等の非動作時の消費電流をゼロと
する電源制御回路に関する。
【０００２】
【従来の技術】従来の電源制御回路は、例えば特開平０
５−３３６６５５号公報に見るように、ポータブル端末
の回路部への電源供給を制御するスイッチング素子と、
そのスイッチング素子を制御する制御用ＬＳＩと、制御
用ＬＳＩの各動作の基準となる基準電圧生成部とから構
成されており、非動作時においても制御用ＬＳＩやラッ
チ回路、バッファ回路等のＩＣに電源を供給していた。
５−３３６６５５号公報に見るように、ポータブル端末
の回路部への電源供給を制御するスイッチング素子と、
そのスイッチング素子を制御する制御用ＬＳＩと、制御
用ＬＳＩの各動作の基準となる基準電圧生成部とから構
成されており、非動作時においても制御用ＬＳＩやラッ
チ回路、バッファ回路等のＩＣに電源を供給していた。
【０００３】
【発明が解決しようとする課題】従来の電源制御回路で
は、電源制御用ＬＳＩ等を使用して電源制御を行ってい
るため、非電源投入時においてもこの電源制御ＬＳＩに
は電流を供給する必要がある。また、スイッチによる波
形の割れ（チャタリング）の影響を受けないようにチャ
タリングをフリップ・フロップ等でマスクする必要があ
り、フリップ・フロップのＩＣにも電源を供給する必要
があった。このように本体の電源がオフの状態でも電池
が常時消耗され、本体の運用時間が短縮されてしまうと
いう課題がある。
は、電源制御用ＬＳＩ等を使用して電源制御を行ってい
るため、非電源投入時においてもこの電源制御ＬＳＩに
は電流を供給する必要がある。また、スイッチによる波
形の割れ（チャタリング）の影響を受けないようにチャ
タリングをフリップ・フロップ等でマスクする必要があ
り、フリップ・フロップのＩＣにも電源を供給する必要
があった。このように本体の電源がオフの状態でも電池
が常時消耗され、本体の運用時間が短縮されてしまうと
いう課題がある。
【０００４】
【課題を解決するための手段】本発明の電源制御回路
は、電池により動作し、ポータブル端末の論理負荷回路
への電源供給を制御する電源制御回路であって、電源ス
イッチと、前記電源スイッチで発生するチャタリングを
除去するとともに前記電源スイッチのオン，オフを一定
の幅のパルス波形に整形するパルス整形回路部と、前記
パルス整形回路部のパルス信号によってＤＣ／ＤＣコン
バータに電源を供給するスイッチング部と、前記ＤＣ／
ＤＣコンバータの出力を帰還させ前記スイッチング部を
ラッチする帰還部と、前記論理負荷回路への電源のオフ
制御を行う電源オフ回路部とを有し、前記パルス整形回
路部は、前記電源スイッチの一方の端子を負極側が接地
された前記電池の正極側に，他方の端子を片方が接地さ
れた第１の抵抗に接続し、前記電源スイッチの他方の端
子を第２の抵抗を介して第１のＮチャネルＭＯＳＦＥＴ
のドレインに接続するとともに、第３の抵抗とコンデン
サによる積分回路に接続し、前記積分回路の出力を前記
第１のＮチャネルＭＯＳＦＥＴのゲートに接続するよう
構成し、前記スイッチング部は、前記第１のＮチャネル
ＭＯＳＦＥＴのドレインに第１のダイオードのアノード
を接続し、前記第１のダイオードのカソードを第２のＮ
チャネルＭＯＳＦＥＴのゲートに接続し、前記第２のＮ
チャネルＭＯＳＦＥＴのドレインはＰチャネルＭＯＳＦ
ＥＴのゲートに接続し、前記ＰチャネルＭＯＳＦＥＴの
ソースは前記電池の正極側に接続し、前記ＰチャネルＭ
ＯＳＦＥＴのゲートとソース間に第４の抵抗を接続する
よう構成し、前記帰還部は、前記ＰチャネルＭＯＳＦＥ
ＴのドレインをＤＣ／ＤＣコンバータの入力に接続し、
前記ＤＣ／ＤＣコンバータの出力を第５の抵抗に接続
し、前記第５の抵抗のもう一方の端子を接地された第６
の抵抗に接続し、前記第５，第６の抵抗の接続点から分
圧された信号が第２のダイオードを介して前記第２のＮ
チャネルＭＯＳＦＥＴのゲートに接続されるよう構成
し、前記電源オフ回路部は、前記ＤＣ／ＤＣコンバータ
の出力をポータブル端末の論理負荷回路に入力し、前記
ポータブル端末の論理負荷回路と前記パルス整形回路部
の第１のＮチャネルＭＯＳＦＥＴのドレインを接続する
とともに、第３のＮチャネルＭＯＳＦＥＴのゲートに接
続し、前記第３のＮチャネルＭＯＳＦＥＴのドレインは
前記第２のＮチャネルＭＯＳＦＥＴのゲートに接続する
よう構成し、前記電源スイッチがオフの時には前記電池
の消費電流がゼロであることを特徴とする。
は、電池により動作し、ポータブル端末の論理負荷回路
への電源供給を制御する電源制御回路であって、電源ス
イッチと、前記電源スイッチで発生するチャタリングを
除去するとともに前記電源スイッチのオン，オフを一定
の幅のパルス波形に整形するパルス整形回路部と、前記
パルス整形回路部のパルス信号によってＤＣ／ＤＣコン
バータに電源を供給するスイッチング部と、前記ＤＣ／
ＤＣコンバータの出力を帰還させ前記スイッチング部を
ラッチする帰還部と、前記論理負荷回路への電源のオフ
制御を行う電源オフ回路部とを有し、前記パルス整形回
路部は、前記電源スイッチの一方の端子を負極側が接地
された前記電池の正極側に，他方の端子を片方が接地さ
れた第１の抵抗に接続し、前記電源スイッチの他方の端
子を第２の抵抗を介して第１のＮチャネルＭＯＳＦＥＴ
のドレインに接続するとともに、第３の抵抗とコンデン
サによる積分回路に接続し、前記積分回路の出力を前記
第１のＮチャネルＭＯＳＦＥＴのゲートに接続するよう
構成し、前記スイッチング部は、前記第１のＮチャネル
ＭＯＳＦＥＴのドレインに第１のダイオードのアノード
を接続し、前記第１のダイオードのカソードを第２のＮ
チャネルＭＯＳＦＥＴのゲートに接続し、前記第２のＮ
チャネルＭＯＳＦＥＴのドレインはＰチャネルＭＯＳＦ
ＥＴのゲートに接続し、前記ＰチャネルＭＯＳＦＥＴの
ソースは前記電池の正極側に接続し、前記ＰチャネルＭ
ＯＳＦＥＴのゲートとソース間に第４の抵抗を接続する
よう構成し、前記帰還部は、前記ＰチャネルＭＯＳＦＥ
ＴのドレインをＤＣ／ＤＣコンバータの入力に接続し、
前記ＤＣ／ＤＣコンバータの出力を第５の抵抗に接続
し、前記第５の抵抗のもう一方の端子を接地された第６
の抵抗に接続し、前記第５，第６の抵抗の接続点から分
圧された信号が第２のダイオードを介して前記第２のＮ
チャネルＭＯＳＦＥＴのゲートに接続されるよう構成
し、前記電源オフ回路部は、前記ＤＣ／ＤＣコンバータ
の出力をポータブル端末の論理負荷回路に入力し、前記
ポータブル端末の論理負荷回路と前記パルス整形回路部
の第１のＮチャネルＭＯＳＦＥＴのドレインを接続する
とともに、第３のＮチャネルＭＯＳＦＥＴのゲートに接
続し、前記第３のＮチャネルＭＯＳＦＥＴのドレインは
前記第２のＮチャネルＭＯＳＦＥＴのゲートに接続する
よう構成し、前記電源スイッチがオフの時には前記電池
の消費電流がゼロであることを特徴とする。
【０００５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の一実施例の回路構成を示す
回路図である。
て説明する。図１は本発明の一実施例の回路構成を示す
回路図である。
【０００６】本実施の形態において、１は電源スイッ
チ、２はＤＣ／ＤＣコンバータ、３はポータブル端末の
論理回路、４は電池、Ｒ１〜Ｒ６は抵抗、Ｃ１はコンデ
ンサ、Ｄ１〜Ｄ２はダイオード、Ｑ１〜Ｑ４はＦＥＴ
（スイッチング素子）である。
チ、２はＤＣ／ＤＣコンバータ、３はポータブル端末の
論理回路、４は電池、Ｒ１〜Ｒ６は抵抗、Ｃ１はコンデ
ンサ、Ｄ１〜Ｄ２はダイオード、Ｑ１〜Ｑ４はＦＥＴ
（スイッチング素子）である。
【０００７】このスイッチング制御回路に当たっては、
まず非動作において電池４から流れる電流のルートは無
く、消費電流はゼロとなっている。次に電源スイッチ１
を閉じることによって逆流防止用のダイオードＤ１に対
して、積分回路の抵抗Ｒ３とコンデンサＣ１によりスイ
ッチング素子Ｑ１がオンの状態となり、一定のパルスが
入力される。このパルス時間をｔonとする。ｔon時間の
パルスにてスイッチング素子Ｑ２がオンの状態となり、
さらにスイッチング素子Ｑ３がオン状態となる。Ｑ３が
オン状態になることによりＤＣ／ＤＣコンバータ２に電
源が供給され、ＤＣ／ＤＣコンバータ２が動作する。ｔ
on時間内にＤＣ／ＤＣコンバータ２の出力が安定すると
帰還回路によりスイッチング素子Ｑ２はオフ状態となる
ことはなく、スイッチング素子Ｑ３もオン状態を保ちＤ
Ｃ／ＤＣコンバータ２に電源を供給し続ける。
まず非動作において電池４から流れる電流のルートは無
く、消費電流はゼロとなっている。次に電源スイッチ１
を閉じることによって逆流防止用のダイオードＤ１に対
して、積分回路の抵抗Ｒ３とコンデンサＣ１によりスイ
ッチング素子Ｑ１がオンの状態となり、一定のパルスが
入力される。このパルス時間をｔonとする。ｔon時間の
パルスにてスイッチング素子Ｑ２がオンの状態となり、
さらにスイッチング素子Ｑ３がオン状態となる。Ｑ３が
オン状態になることによりＤＣ／ＤＣコンバータ２に電
源が供給され、ＤＣ／ＤＣコンバータ２が動作する。ｔ
on時間内にＤＣ／ＤＣコンバータ２の出力が安定すると
帰還回路によりスイッチング素子Ｑ２はオフ状態となる
ことはなく、スイッチング素子Ｑ３もオン状態を保ちＤ
Ｃ／ＤＣコンバータ２に電源を供給し続ける。
【０００８】図２は図１の回路構成図中のＡ、Ｂ、Ｃ、
Ｄ点およびＥ点の波形を示しており、これに従って、本
実施例の動作を説明する。電源スイッチが押されるとＡ
点がハイレベルとなると共に、ほぼ同時にＣ点がハイレ
ベルとなりスイッチング素子Ｑ２がオン状態となる。同
時に積分回路によりＢ点の電圧が上昇し、スイッチング
素子Ｑ１のオン電圧に達するとＣ点の波形はローレベル
となり、パルスが生成される。このパルス幅ｔon時間内
にＤＣ／ＤＣコンバータ２から直流電圧が出力され、Ｅ
の電圧が安定するとＤ点はスイッチング素子Ｑ２のオン
電圧を保つことができる。
Ｄ点およびＥ点の波形を示しており、これに従って、本
実施例の動作を説明する。電源スイッチが押されるとＡ
点がハイレベルとなると共に、ほぼ同時にＣ点がハイレ
ベルとなりスイッチング素子Ｑ２がオン状態となる。同
時に積分回路によりＢ点の電圧が上昇し、スイッチング
素子Ｑ１のオン電圧に達するとＣ点の波形はローレベル
となり、パルスが生成される。このパルス幅ｔon時間内
にＤＣ／ＤＣコンバータ２から直流電圧が出力され、Ｅ
の電圧が安定するとＤ点はスイッチング素子Ｑ２のオン
電圧を保つことができる。
【０００９】またこの場合には、パルス整形回路部にお
いてｔon時間は、
いてｔon時間は、
【００１０】
【００１１】の式で表すことができる。電源スイッチの
チャタリングに対して、スイッチを押したときに発生す
るものに対しては、図１のＥ点の波形がスイッチング素
子Ｑ２のオン電圧に達するまでの間はラッチされないた
め、チャタリングは無視される。そして、スイッチを離
したときに発生するチャタリングに対しては、ｔoff 時
間の間はマスクされる。また、ｔoff 時間は、
チャタリングに対して、スイッチを押したときに発生す
るものに対しては、図１のＥ点の波形がスイッチング素
子Ｑ２のオン電圧に達するまでの間はラッチされないた
め、チャタリングは無視される。そして、スイッチを離
したときに発生するチャタリングに対しては、ｔoff 時
間の間はマスクされる。また、ｔoff 時間は、
【００１２】
【００１３】の式で表すことができる。
【００１４】波形ＥはＤＣ／ＤＣコンバータ２の出力電
圧を抵抗Ｒ５、Ｒ６で分圧しておりＤＣ／ＤＣコンバー
タ２の出力電圧が十分であるときに、スイッチング素子
Ｑ２をオン状態となる電圧に設定する。これにより、電
池の残量が十分でなく、ＤＣ／ＤＣコンバータの出力電
圧が一定レベルまで達しなかったり、ポータブル端末論
理回路３がショート状態等によりＤＣ／ＤＣコンバータ
の出力電圧が十分でないとき等に、スイッチング素子Ｑ
２をラッチさせずに電源をオフさせることにより、ポー
タブル端末論理回路３に不安定な電圧を供給することを
禁じ、誤動作することを防ぐことができる。
圧を抵抗Ｒ５、Ｒ６で分圧しておりＤＣ／ＤＣコンバー
タ２の出力電圧が十分であるときに、スイッチング素子
Ｑ２をオン状態となる電圧に設定する。これにより、電
池の残量が十分でなく、ＤＣ／ＤＣコンバータの出力電
圧が一定レベルまで達しなかったり、ポータブル端末論
理回路３がショート状態等によりＤＣ／ＤＣコンバータ
の出力電圧が十分でないとき等に、スイッチング素子Ｑ
２をラッチさせずに電源をオフさせることにより、ポー
タブル端末論理回路３に不安定な電圧を供給することを
禁じ、誤動作することを防ぐことができる。
【００１５】装置の電源をオフするときは、電源スイッ
チを押すと図２のＣのパルスがポータブル端末論理回路
３に入力され、論理回路内で電源オフの処理を行った
後、スイッチング素子Ｑ４に対してハイレベルのオフ信
号を出力することにより、スイッチング素子Ｑ４がオン
することにより、スイッチング素子Ｑ２を保持していた
電圧が下がり、スイッチング素子Ｑ２、Ｑ３がオフする
ため、ＤＣ／ＤＣコンバータ２がオフし、続いて装置の
電源がオフする。
チを押すと図２のＣのパルスがポータブル端末論理回路
３に入力され、論理回路内で電源オフの処理を行った
後、スイッチング素子Ｑ４に対してハイレベルのオフ信
号を出力することにより、スイッチング素子Ｑ４がオン
することにより、スイッチング素子Ｑ２を保持していた
電圧が下がり、スイッチング素子Ｑ２、Ｑ３がオフする
ため、ＤＣ／ＤＣコンバータ２がオフし、続いて装置の
電源がオフする。
【００１６】このようにすると、電源制御用ＬＳＩやフ
リップ・フロップを必要とせず、装置の電源がオフ状態
の時は消費電流はほとんどゼロとなるため、電池を電源
とするポータブル端末において実運用時間を長くするこ
とが可能となる。
リップ・フロップを必要とせず、装置の電源がオフ状態
の時は消費電流はほとんどゼロとなるため、電池を電源
とするポータブル端末において実運用時間を長くするこ
とが可能となる。
【００１７】
【発明の効果】以上説明したように本発明は積分回路に
よりスイッチを押している時間に関係なく、一定のパル
スが出力され、そのパルス時間内に二次出力側（ＤＣ／
ＤＣコンバータの出力側）から帰還させスイッチング素
子を保持させているので、電源制御用ＬＳＩ等が必要な
く、非動作時に消費電流をゼロにすることができ、電池
の寿命が実質的に延長され、装置の実運用時間が延長さ
れるという効果を有する。
よりスイッチを押している時間に関係なく、一定のパル
スが出力され、そのパルス時間内に二次出力側（ＤＣ／
ＤＣコンバータの出力側）から帰還させスイッチング素
子を保持させているので、電源制御用ＬＳＩ等が必要な
く、非動作時に消費電流をゼロにすることができ、電池
の寿命が実質的に延長され、装置の実運用時間が延長さ
れるという効果を有する。
【図１】本発明の一実施例の回路構成を示す接続図
【図２】図１の接続図中の波形を示す波形図
Ｒ１〜Ｒ６ 抵抗 Ｃ１ コンデンサ Ｑ１〜Ｑ４ ＦＥＴ（スイッチング素子） Ｄ１〜Ｄ２ ダイオード １ 電源スイッチ ２ ＤＣ／ＤＣコンバータ ３ ポータブル端末論理回路 ４ 電池
Claims (1)
- 【請求項１】 電池により動作し、ポータブル端末の論
理負荷回路への電源供給を制御する電源制御回路であっ
て、電源スイッチと、前記電源スイッチで発生するチャ
タリングを除去するとともに前記電源スイッチのオン，
オフを一定の幅のパルス波形に整形するパルス整形回路
部と、前記パルス整形回路部のパルス信号によってＤＣ
／ＤＣコンバータに電源を供給するスイッチング部と、
前記ＤＣ／ＤＣコンバータの出力を帰還させ前記スイッ
チング部をラッチする帰還部と、前記論理負荷回路への
電源のオフ制御を行う電源オフ回路部とを有し、 前記パルス整形回路部は、前記電源スイッチの一方の端
子を負極側が接地された前記電池の正極側に，他方の端
子を片方が接地された第１の抵抗に接続し、前記電源ス
イッチの他方の端子を第２の抵抗を介して第１のＮチャ
ネルＭＯＳＦＥＴのドレインに接続するとともに、第３
の抵抗とコンデンサによる積分回路に接続し、前記積分
回路の出力を前記第１のＮチャネルＭＯＳＦＥＴのゲー
トに接続するよう構成し、 前記スイッチング部は、前記第１のＮチャネルＭＯＳＦ
ＥＴのドレインに第１のダイオードのアノードを接続
し、前記第１のダイオードのカソードを第２のＮチャネ
ルＭＯＳＦＥＴのゲートに接続し、前記第２のＮチャネ
ルＭＯＳＦＥＴのドレインはＰチャネルＭＯＳＦＥＴの
ゲートに接続し、前記ＰチャネルＭＯＳＦＥＴのソース
は前記電池の正極側に接続し、前記ＰチャネルＭＯＳＦ
ＥＴのゲートとソース間に第４の抵抗を接続するよう構
成し、 前記帰還部は、前記ＰチャネルＭＯＳＦＥＴのドレイン
をＤＣ／ＤＣコンバータの入力に接続し、前記ＤＣ／Ｄ
Ｃコンバータの出力を第５の抵抗に接続し、前記第５の
抵抗のもう一方の端子を接地された第６の抵抗に接続
し、前記第５，第６の抵抗の接続点から分圧された信号
が第２のダイオードを介して前記第２のＮチャネルＭＯ
ＳＦＥＴのゲートに接続されるよう構成し、 前記電源オフ回路部は、前記ＤＣ／ＤＣコンバータの出
力をポータブル端末の論理負荷回路に入力し、前記ポー
タブル端末の論理負荷回路と前記パルス整形回路部の第
１のＮチャネルＭＯＳＦＥＴのドレインを接続するとと
もに、第３のＮチャネルＭＯＳＦＥＴのゲートに接続
し、前記第３のＮチャネルＭＯＳＦＥＴのドレインは前
記第２のＮチャネルＭＯＳＦＥＴのゲートに接続するよ
う構成し、 前記電源スイッチがオフの時には前記電池の消費電流が
ゼロであることを特徴とする電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192244A JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192244A JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946900A JPH0946900A (ja) | 1997-02-14 |
| JP2740474B2 true JP2740474B2 (ja) | 1998-04-15 |
Family
ID=16288067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192244A Expired - Fee Related JP2740474B2 (ja) | 1995-07-27 | 1995-07-27 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740474B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015069563A1 (en) * | 2013-11-05 | 2015-05-14 | Abbott Diabetes Care Inc. | Systems, devices, and methods for control of a power supply connection |
| JP2017093204A (ja) * | 2015-11-13 | 2017-05-25 | 立山科学工業株式会社 | 給電制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240211A (ja) * | 1984-05-15 | 1985-11-29 | Seiko Epson Corp | 信号遅延回路 |
| JPH0686460A (ja) * | 1992-08-28 | 1994-03-25 | Hitachi Ltd | 電源回路 |
-
1995
- 1995-07-27 JP JP7192244A patent/JP2740474B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0946900A (ja) | 1997-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |
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