JPH09146647A - 起動回路 - Google Patents

Abstract

(57)【要約】 【課題】Ｐ型ＤＭＯＳＦＥＴ１，２のカレントミラー回
路と、Ｎ型ＤＭＯＳＦＥＴ３，４からなり、基準電圧生
成回路０２の起動時に、イネーブル入力０３に電圧を印
加してＦＥＴ３，１，２をオンし、起動信号線８を介し
ＦＥＴ２から起動電流を回路０２に供給し、基準電圧出
力０４の確立後は、回路０２からのフィードバック信号
線７の電圧によってオンするＦＥＴ４によって起動信号
線８の電流をＦＥＴ４側へ転ずる、従来の起動回路の動
作後の電流消費を減らす。 【解決手段】ＦＥＴ３と直列にＮ型ＤＭＯＳＦＥＴ６を
挿入し、そのゲートをフィードバック信号線７を入力と
するインバータ５の出力で駆動する。起動動作時、フィ
ードバック信号線７の電位は０レベルから漸増し一定値
となる。よってＦＥＴ６は当初のオン状態からやがてオ
フに切換わり、ＦＥＴ３の電流を断つと共にＦＥＴ１，
２をオフし、起動信号線８の電流を断つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体ＩＣ回路内な
どに設けられる被起動回路としての基準電圧生成回路等
を起動する回路に関する。なお、以下各図において同一
の符号は同一もしくは相当部分を示す。

【０００２】

【従来の技術】図３は従来のこの種の起動回路の構成例
を示す。同図において０１は外部電源、０２は被起動回
路としての基準電圧生成回路、１と２は互いのソースと
基板が外部電源０１の正極０１Ｐに接続され、ゲートが
相互に結合された、いわゆるカレントミラー回路を構成
するＰ型ＤＭＯＳＦＥＴ（但しＤＭＯＳＦＥＴは２重拡
散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ）構造のＭＯＳ
ＦＥＴの意）、３，４は同じくソースと基板が外部電源
０１の負極（グランドともいう）ＧＮＤに接続されたＮ
型ＤＭＯＳＦＥＴである。そしてＰ型ＤＭＯＳＦＥＴ１
のゲート・ドレイン間が短絡されると共に、このＰ型Ｄ
ＭＯＳＦＥＴ１とＮ型ＤＭＯＳＦＥＴ３のドレインは相
互に接続されている。また、Ｐ型ＤＭＯＳＦＥＴ２とＮ
型ＤＭＯＳＦＥＴ４のドレインも相互に接続されると共
に、この接続点は外部電源０１を電源とし基準電圧出力
０４を生成する基準電圧生成回路０２への起動信号線８
に接続されている。

【０００３】また、Ｎ型ＤＭＯＳＦＥＴ３のゲートはこ
の起動回路のイネーブル入力（端子）０３となってお
り、Ｎ型ＤＭＯＳＦＥＴ４のゲートには基準電圧生成回
路０２からのフィードバック信号線７が接続されてい
る。図４は基準電圧生成回路０２の原理的な構造を示
す。同図において、０２１は起動信号線８から起動電流
を入力し、電源０１Ｐを電源として定電流を発生する定
電流源、０２２は定電流源０２１からの定電流を入力し
基準電圧を生成するバンドギャップ基準電圧生成部、０
２３は基準電圧生成部０２２の生成した基準電圧を基準
電圧出力０４として外部へ出力すると共に、この基準電
圧出力０４を一定に保つように定電流源０２１の発生す
る定電流を制御する帰還回路である。なお、基準電圧生
成部０２２は、起動直後は０レベル（グランドＧＮＤレ
ベル）であって基準電圧出力０４が確立して行くにつれ
漸増して一定値に落着く帰還電圧をフィードバック信号
線７を介して起動回路側へ出力する。

【０００４】次に図３の起動時の動作を説明する。イネ
ーブル入力０３にＮ型ＤＭＯＳＦＥＴ３をオンし得る正
の電圧が与えられると、ＤＭＯＳＦＥＴ３がオンし、こ
れによりＰ型ＤＭＯＳＦＥＴ１，２がオンする。なお、
このときフィードバック信号線７の電位は０レベルにあ
り、Ｎ型ＤＭＯＳＦＥＴ４はオフのままである。これに
よりＰ型ＤＯＭＳＦＥＴ２の電流は起動信号線８を介し
て基準電圧生成回路０２に流入する。そして基準電圧生
成回路０２が基準電圧出力０４を確立するにつれフィー
ドバック信号線７の電位が上昇し、やがてＤＭＯＳＦＥ
Ｔ４をオンする。これによりＰ型ＤＭＯＳＦＥＴ２の電
流はＮ型ＤＭＯＳＦＥＴ４側に移り、起動信号線８の電
流は断たれる。

【０００５】このように基準電圧生成回路０２の起動回
路は、起動時にのみ基準電圧生成回路０２の起動信号線
８に電流を供給する役割を持っている。

【０００６】

【発明が解決しようとする課題】しかしながら図３の回
路においては、イネーブル入力０３に電圧が印加される
とＤＭＯＳＦＥＴ１と３の動作点によって定まる電流が
流れ、基準電圧出力０４が確定した後でも定常的に起動
回路は電力を消費する。従ってこの起動回路を外部電源
０１をバッテリとするような、例えば情報端末機器に用
いると、基準電圧生成回路０２の定常動作時には、起動
回路の消費電流はシステムの無効電流となり情報端末機
器のバッテリ稼働時間を短くする要因となるという問題
があった。

【０００７】そこでこの発明の課題は基準電圧生成回路
の定常動作時の起動回路の消費電流を低減することにあ
る。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の起動回路は、第２のＰ型ＦＥＴ（２）
と自身のゲート・ドレイン間が接続された第１のＰ型Ｆ
ＥＴ（１）とのソースを共に直流電源（０１）の正極
（０１Ｐ）に接続すると共に、この第１，第２のＰ型Ｆ
ＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴ
（３）のドレインを第１のＰ型ＦＥＴのドレインに接続
すると共に、この第１のＮ型ＦＥＴのソースを直流電源
の負極（ＧＮＤ）に接続してなり、第１のＮ型ＦＥＴの
ゲートにイネーブル入力（０３の）電圧を印加して、こ
の第１のＮ型ＦＥＴと共に第１，第２のＰ型ＦＥＴをオ
ンして第２のＰ型ＦＥＴのドレインから被起動回路（０
２）に（起動信号線８を介し）起動電流を供給する起動
回路であって、前記被起動回路はこの起動電流の供給に
基づいて起動し、正常の動作状態に到る間に、前記直流
電源の負極に対する電位差が漸増し所定の飽和値に落着
く帰還電圧を生成（し、フィードバック信号線７に出
力）するものであるような起動回路において、第１のＮ
型ＦＥＴに直列に第２のＮ型ＦＥＴ（６）を挿入し、こ
の第２のＮ型ＦＥＴを被起動回路が起動したのち正常動
作状態に到る間に前記帰還電圧によってオンからオフに
切換える切換手段を設けたものとする。

【０００９】また請求項２の起動回路では、請求項１に
記載の起動回路において、前記切換手段は前記帰還電圧
を入力し、この帰還電圧が漸増して前記飽和値に落着く
以前の所定値をしきい値として出力電圧（５ａ）のレベ
ルを切換えるインバータ（５）であるようにする。また
請求項３の起動回路では、請求項２に記載の起動回路に
おいて、前記インバータは前記イネーブル入力電圧を電
源とするものであるようにする。

【００１０】また請求項４の起動回路は、請求項１ない
し３の何れかに記載の起動回路において、前記第１，第
２のＰ型ＦＥＴの何れか又は双方のソースと直流電源の
正極との間に抵抗を挿入したものとする。また請求項５
の起動回路では、請求項１ないし４の何れかに記載の起
動回路は、前記被起動回路と共に半導体集積回路を構成
するものであるようにする。

【００１１】また請求項６の起動回路は、請求項１ない
し５の何れかに記載の起動回路において、前記直流電源
の極性を反転し、前記の全てのＰ型ＦＥＴをＮ型ＦＥＴ
とし、前記の全てのＮ型ＦＥＴをＰ型ＦＥＴとしたもの
とする。また請求項７の起動回路では、請求項１ないし
６の何れかに記載の起動回路において、前記Ｐ型ＦＥＴ
はＰ型ＭＯＳＦＥＴ，Ｐ型ＤＭＯＳＦＥＴ，オフセット
構造を持つＰ型ＭＯＳＦＥＴ，ＰＮＰバイポーラトラン
ジスタの何れかであり、前記Ｎ型ＦＥＴはＮ型ＭＯＳＦ
ＥＴ，Ｎ型ＤＭＯＳＦＥＴ，オフセット構造を持つＮ型
ＭＯＳＦＥＴ，ＮＰＮバイポーラトランジスタの何れか
であるようにする。

【００１２】また請求項８の起動回路では、請求項１な
いし７の何れかに記載の起動回路において、前記被起動
回路は（基準電圧出力０４を生成する）基準電圧生成回
路（０２）であるようにする。即ち本発明では、基準電
圧出力が確定したときに起動回路内の電流経路を遮断す
る回路を追加して、起動回路の消費電流を低減させる。

【００１３】

【発明の実施の形態】図１は本発明の一実施例としての
起動回路の構成を示し、この図は図３に対応している。
図１においてはＮ型ＤＭＯＳＦＥＴ３と直列にそのソー
ス側に、ソースと基板が外部電源０１の負極（グラン
ド）ＧＮＤに接続されたＮ型ＤＭＯＳＦＥＴ６が挿入さ
れ、この挿入されたＮ型ＤＭＯＳＦＥＴ６のゲートには
フィードバック信号線７を入力とし、イネーブル入力０
３とグランドＧＮＤとの間の電圧を電源とするインバー
タ５の出力５ａが接続されている。

【００１４】図２は図１の起動時、即ちイネーブル入力
０３に電圧を印加して、基準電圧出力０４の電圧が確定
するまでの各部の信号波形を示す。即ちこの図２におい
ては上から順にイネーブル入力０３，基準電圧出力０
４，フィードバック信号線７，インバータ５の出力５ａ
の夫々の信号波形が示されている。次に図２を参照しつ
つ図１の動作を説明する。時点ｔ１でイネーブル入力０
３に電圧が印加されるとフィードバック信号線７はグラ
ンドＧＮＤの電位なので、インバータ５の出力５ａはイ
ネーブル入力０３とほぼ同電位となり、Ｎ型ＤＭＯＳＦ
ＥＴ６，３がオンしてＰ型ＤＭＯＳＦＥＴ１，２のカレ
ントミラー回路に電流が流れ、起動信号線８に電流が流
れ基準電圧生成回路（被起動回路）０２が起動して、基
準電圧出力０４とフィードバック信号線７の電位が上昇
する。ここでインバータ５のスレッシュホルド電圧をフ
ィードバック信号線７の最終的な確定値以下に設定して
おけば、フィードバック信号線７の電圧としての帰還電
圧がスレッシュホルド電圧を越えた時点ｔ２で、インバ
ータ５の出力５ａはほぼグランド電位となり、Ｎ型ＤＭ
ＯＳＦＥＴ６はオフしてＮ型ＤＭＯＳＦＥＴ３の電流経
路は遮断され、同時にＰ型ＤＭＯＳＦＥＴ１，２もオフ
し、起動信号線８の電流もＮ型ＤＭＯＳＦＥＴ４の電流
も断たれる。以後、基準電圧出力０４やフィードバック
信号線７の電位が確定した後もＮ型ＤＭＯＳＦＥＴ６は
オフしたままになり、起動回路の消費電流を低減でき
る。

【００１５】なお、上記の実施例ではトランジスタ１，
２及び３〜６として夫々Ｐ型及びＮ型のＤＭＯＳＦＥＴ
を用いた場合を説明したが、このトランジスタが夫々Ｐ
型及びＮ型の通常のＭＯＳＦＥＴやオフセット構造を持
つ（つまりオフセット拡散により拡散層が追加された構
造の）ＭＯＳＦＥＴ、さらにはＰＮＰ及びＮＰＮのバイ
ポーラトランジスタに置換っても本発明の適用が可能で
ある。また、図１のＰ型ＤＭＯＳＦＥＴ１又は（及び）
２のソースと外部電源０１の正極０１Ｐの間に抵抗が挿
入されても、本発明に包含されることには変りがない。
また、図１ではトランジスタ４は必須のものではない。

【００１６】

【発明の効果】本発明によれば基準電圧生成回路の起動
時に起動電流を供給する起動回路のカレントミラー回路
の電流を、簡単な付加回路を介し、基準電圧生成回路か
ら出力されるフィードバック信号を監視して、基準電圧
出力がほぼ確立した時点に断つようにしたので、起動回
路の作動後の電流消費を容易に低減することができる。

【００１７】例えば外部電源０１として３．９Ｖの直流
電圧を印加し、イネーブル入力０３に３．３Ｖの直流電
圧を印加して、１．２〜１．４Ｖの基準電圧出力０４を
得ようとすると、図３の従来回路では約１０μＡの電流
を消費していた起動回路の消費電流を図１の回路ではほ
ぼ０にできる。

【図面の簡単な説明】

【図１】本発明の一実施例としての構成を示す回路図

【図２】図１の起動動作時の各部の信号波形図

【図３】図１に対応する従来の回路図

【図４】基準電圧生成回路の原理回路図

【符号の説明】

０１ 外部電源 ０１Ｐ 正極 ＧＮＤ 負極（グランド） ０２ 基準電圧生成回路（被起動回路） ０３ イネーブル入力 ０４ 基準電圧出力 ０２１ 定電流源 ０２２ バンドギャップ基準電圧生成部 ０２３ 帰還回路 １，２ Ｐ型ＤＭＯＳＦＥＴ ３，４ Ｎ型ＤＭＯＳＦＥＴ ５ インバータ ６ Ｎ型ＤＭＯＳＦＥＴ ７ フィードバック信号線 ８ 起動信号線

Claims (8)

【特許請求の範囲】
1. 【請求項１】第２のＰ型ＦＥＴと自身のゲート・ドレイ
   ン間が接続された第１のＰ型ＦＥＴとのソースを共に直
   流電源の正極に接続すると共に、この第１，第２のＰ型
   ＦＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴの
   ドレインを第１のＰ型ＦＥＴのドレインに接続すると共
   に、この第１のＮ型ＦＥＴのソースを直流電源の負極に
   接続してなり、 第１のＮ型ＦＥＴのゲートにイネーブル入力電圧を印加
   して、この第１のＮ型ＦＥＴと共に第１，第２のＰ型Ｆ
   ＥＴをオンして第２のＰ型ＦＥＴのドレインから被起動
   回路に起動電流を供給する起動回路であって、 前記被起動回路はこの起動電流の供給に基づいて起動
   し、正常の動作状態に到る間に、前記直流電源の負極に
   対する電位差が漸増し所定の飽和値に落着く帰還電圧を
   生成するものであるような起動回路において、 第１のＮ型ＦＥＴに直列に第２のＮ型ＦＥＴを挿入し、
   この第２のＮ型ＦＥＴを被起動回路が起動したのち正常
   動作状態に到る間に前記帰還電圧によってオンからオフ
   に切換える切換手段を設けたことを特徴とする起動回
   路。
2. 【請求項２】請求項１に記載の起動回路において、 前記切換手段は前記帰還電圧を入力し、この帰還電圧が
   漸増して前記飽和値に落着く以前の所定値をしきい値と
   して出力電圧のレベルを切換えるインバータであること
   を特徴とする起動回路。
3. 【請求項３】請求項２に記載の起動回路において、 前記インバータは前記イネーブル入力電圧を電源とする
   ものであることを特徴とする起動回路。
4. 【請求項４】請求項１ないし３の何れかに記載の起動回
   路において、 前記第１，第２のＰ型ＦＥＴの何れか又は双方のソース
   と直流電源の正極との間に抵抗を挿入したことを特徴と
   する起動回路。
5. 【請求項５】請求項１ないし４の何れかに記載の起動回
   路は、 前記被起動回路と共に半導体集積回路を構成するもので
   あることを特徴とする起動回路。
6. 【請求項６】請求項１ないし５の何れかに記載の起動回
   路において、 前記直流電源の極性を反転し、前記の全てのＰ型ＦＥＴ
   をＮ型ＦＥＴとし、前記の全てのＮ型ＦＥＴをＰ型ＦＥ
   Ｔとしたことを特徴とする起動回路。
7. 【請求項７】請求項１ないし６の何れかに記載の起動回
   路において、 前記Ｐ型ＦＥＴはＰ型ＭＯＳＦＥＴ，Ｐ型ＤＭＯＳＦＥ
   Ｔ，オフセット構造を持つＰ型ＭＯＳＦＥＴ，ＰＮＰバ
   イポーラトランジスタの何れかであり、前記Ｎ型ＦＥＴ
   はＮ型ＭＯＳＦＥＴ，Ｎ型ＤＭＯＳＦＥＴ，オフセット
   構造を持つＮ型ＭＯＳＦＥＴ，ＮＰＮバイポーラトラン
   ジスタの何れかであることを特徴とする起動回路。
8. 【請求項８】請求項１ないし７の何れかに記載の起動回
   路において、 前記被起動回路は基準電圧生成回路であることを特徴と
   する起動回路。