JP3540872B2

JP3540872B2 - 起動回路

Info

Publication number: JP3540872B2
Application number: JP30553295A
Authority: JP
Inventors: 浩介赤羽
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1995-11-24
Filing date: 1995-11-24
Publication date: 2004-07-07
Anticipated expiration: 2015-11-24
Also published as: JPH09146647A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体ＩＣ回路内などに設けられる被起動回路としての基準電圧生成回路等を起動する回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図３は従来のこの種の起動回路の構成例を示す。同図において０１は外部電源、０２は被起動回路としての基準電圧生成回路、１と２は互いのソースと基板が外部電源０１の正極０１Ｐに接続され、ゲートが相互に結合された、いわゆるカレントミラー回路を構成するＰ型ＤＭＯＳＦＥＴ（但しＤＭＯＳＦＥＴは２重拡散（ＤｏｕｂｌｅＤｉｆｆｕｓｉｏｎ）構造のＭＯＳＦＥＴの意）、３，４は同じくソースと基板が外部電源０１の負極（グランドともいう）ＧＮＤに接続されたＮ型ＤＭＯＳＦＥＴである。そしてＰ型ＤＭＯＳＦＥＴ１のゲート・ドレイン間が短絡されると共に、このＰ型ＤＭＯＳＦＥＴ１とＮ型ＤＭＯＳＦＥＴ３のドレインは相互に接続されている。また、Ｐ型ＤＭＯＳＦＥＴ２とＮ型ＤＭＯＳＦＥＴ４のドレインも相互に接続されると共に、この接続点は外部電源０１を電源とし基準電圧出力０４を生成する基準電圧生成回路０２への起動信号線８に接続されている。
【０００３】
また、Ｎ型ＤＭＯＳＦＥＴ３のゲートはこの起動回路のイネーブル入力（端子）０３となっており、Ｎ型ＤＭＯＳＦＥＴ４のゲートには基準電圧生成回路０２からのフィードバック信号線７が接続されている。
図４は基準電圧生成回路０２の原理的な構造を示す。同図において、０２１は起動信号線８から起動電流を入力し、電源０１Ｐを電源として定電流を発生する定電流源、０２２は定電流源０２１からの定電流を入力し基準電圧を生成するバンドギャップ基準電圧生成部、０２３は基準電圧生成部０２２の生成した基準電圧を基準電圧出力０４として外部へ出力すると共に、この基準電圧出力０４を一定に保つように定電流源０２１の発生する定電流を制御する帰還回路である。なお、基準電圧生成部０２２は、起動直後は０レベル（グランドＧＮＤレベル）であって基準電圧出力０４が確立して行くにつれ漸増して一定値に落着く帰還電圧をフィードバック信号線７を介して起動回路側へ出力する。
【０００４】
次に図３の起動時の動作を説明する。イネーブル入力０３にＮ型ＤＭＯＳＦＥＴ３をオンし得る正の電圧が与えられると、ＤＭＯＳＦＥＴ３がオンし、これによりＰ型ＤＭＯＳＦＥＴ１，２がオンする。なお、このときフィードバック信号線７の電位は０レベルにあり、Ｎ型ＤＭＯＳＦＥＴ４はオフのままである。
これによりＰ型ＤＯＭＳＦＥＴ２の電流は起動信号線８を介して基準電圧生成回路０２に流入する。そして基準電圧生成回路０２が基準電圧出力０４を確立するにつれフィードバック信号線７の電位が上昇し、やがてＤＭＯＳＦＥＴ４をオンする。これによりＰ型ＤＭＯＳＦＥＴ２の電流はＮ型ＤＭＯＳＦＥＴ４側に移り、起動信号線８の電流は断たれる。
【０００５】
このように基準電圧生成回路０２の起動回路は、起動時にのみ基準電圧生成回路０２の起動信号線８に電流を供給する役割を持っている。
【０００６】
【発明が解決しようとする課題】
しかしながら図３の回路においては、イネーブル入力０３に電圧が印加されるとＤＭＯＳＦＥＴ１と３の動作点によって定まる電流が流れ、基準電圧出力０４が確定した後でも定常的に起動回路は電力を消費する。
従ってこの起動回路を外部電源０１をバッテリとするような、例えば情報端末機器に用いると、基準電圧生成回路０２の定常動作時には、起動回路の消費電流はシステムの無効電流となり情報端末機器のバッテリ稼働時間を短くする要因となるという問題があった。
【０００７】
そこでこの発明の課題は基準電圧生成回路の定常動作時の起動回路の消費電流を低減することにある。
【０００８】
第２のＰ型ＦＥＴ（２）と自身のゲート・ドレイン間が接続された第１のＰ型ＦＥＴ（１）とのソースを共に直流電源（０１）の正極（０１Ｐ）に接続すると共に、この第１，第２のＰ型ＦＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴ（３）のドレインを第１のＰ型ＦＥＴのドレインに接続すると共に、この第１のＮ型ＦＥＴのソースを直流電源の負極（ＧＮＤ）に接続してなり、
第１のＮ型ＦＥＴのゲートにイネーブル入力（０３の）電圧を印加して、この第１のＮ型ＦＥＴと共に第１，第２のＰ型ＦＥＴをオンして第２のＰ型ＦＥＴのドレインから被起動回路（０２）に（起動信号線８を介し）起動電流を供給する起動回路であって、
前記被起動回路はこの起動電流の供給に基づいて起動し、正常の動作状態に到る間に、前記直流電源の負極に対する電位差が漸増し所定の飽和値に落着く帰還電圧を生成（し、フィードバック信号線７に出力）するものであるような起動回路において、
第１のＮ型ＦＥＴに直列に第２のＮ型ＦＥＴ（６）を挿入し、
第１のＮ型ＦＥＴのゲートにイネーブル入力電圧を印加した際に第１のＮ型ＦＥＴと供にオンする第２のＮ型ＦＥＴを第１のＮ型ＦＥＴに直列に挿入し、
この第２のＮ型ＦＥＴを被起動回路が起動したのち正常動作状態に到る間に前記帰還電圧によってオンからオフに切換える切換手段を設けたものとする。
【０００９】
また請求項２の起動回路では、
第２のＰ型ＦＥＴ（２）と自身のゲート・ドレイン間が接続された第１のＰ型ＦＥＴ（１）とのソースを共に直流電源（０１）の正極（０１Ｐ）に接続すると共に、この第１，第２のＰ型ＦＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴ（３）のドレインを第１のＰ型ＦＥＴのドレインに接続すると共に、この第１のＮ型ＦＥＴのソースを直流電源の負極（ＧＮＤ）に接続してなり、
第１のＮ型ＦＥＴのゲートにイネーブル入力（０３の）電圧を印加して、この第１のＮ型ＦＥＴと共に第１，第２のＰ型ＦＥＴをオンして第２のＰ型ＦＥＴのドレインから基準電圧生成回路（０２）に（起動信号線８を介し）起動電流を供給する起動回路であって、
前記基準電圧生成回路はこの起動電流の供給に基づいて起動し、正常の動作状態に到る間に、前記直流電源の負極に対する電位差が漸増し所定の飽和値に落着く帰還電圧を生成（し、フィードバック信号線７に出力）するものであるような起動回路において、
第１のＮ型ＦＥＴに直列に第２のＮ型ＦＥＴ（６）を挿入し、この第２のＮ型ＦＥＴを前記基準電圧回路が起動したのち正常動作状態に到る間に前記帰還電圧によってオンからオフに切換える切換手段を設けたものとする。
また、請求項３の起動回路では、請求項２に記載の起動回路において、
第３のＮ型ＦＥＴのドレインを前記第２のＰ型ＦＥＴのドレインに接続し、前記第３のＮ型ＦＥＴのソースを直流電流の負極に接続して、前記第３のＮ型ＦＥＴのゲートに前記帰還電圧を印加し、前記帰還電圧により前記第３のＮ型ＦＥＴをオンして前記基準電圧回路に供給する前記起動電流を前記第３のＮ型ＦＥＴに流がして、前記基準電圧回路に供給する前記起動電流を断つものとする。
また、請求項４の起動回路では、請求項１ないし３の何れかに記載の起動回路において、
前記切換手段は前記帰還電圧を入力し、この帰還電圧が漸増して前記飽和値に落着く以前の所定値をしきい値として出力電圧（５ａ）のレベルを切換えるインバータ（５）であるようにする。
また請求項５の起動回路では、請求項４に記載の起動回路において、
前記インバータは前記イネーブル入力電圧を電源とするものであるようにする。
【００１０】
また請求項６の起動回路は、請求項１ないし５の何れかに記載の起動回路において、
前記第１，第２のＰ型ＦＥＴの何れか又は双方のソースと前記直流電源の正極との間に抵抗を挿入したものとする。
【００１１】
また請求項７の起動回路は、請求項１ないし６の何れかに記載の起動回路において、
前記直流電源の極性を反転し、前記の全てのＰ型ＦＥＴをＮ型ＦＥＴとし、前記の全てのＮ型ＦＥＴをＰ型ＦＥＴとしたものとする。
【００１２】
即ち本発明では、基準電圧出力が確定したときに起動回路内の電流経路を遮断する回路を追加して、起動回路の消費電流を低減させる。平成１５年１１月７日付けで名義変更（一般継承）を提出済み
【００１３】
【発明の実施の形態】
図１は本発明の一実施例としての起動回路の構成を示し、この図は図３に対応している。図１においてはＮ型ＤＭＯＳＦＥＴ３と直列にそのソース側に、ソースと基板が外部電源０１の負極（グランド）ＧＮＤに接続されたＮ型ＤＭＯＳＦＥＴ６が挿入され、この挿入されたＮ型ＤＭＯＳＦＥＴ６のゲートにはフィードバック信号線７を入力とし、イネーブル入力０３とグランドＧＮＤとの間の電圧を電源とするインバータ５の出力５ａが接続されている。
【００１４】
図２は図１の起動時、即ちイネーブル入力０３に電圧を印加して、基準電圧出力０４の電圧が確定するまでの各部の信号波形を示す。即ちこの図２においては上から順にイネーブル入力０３，基準電圧出力０４，フィードバック信号線７，インバータ５の出力５ａの夫々の信号波形が示されている。
次に図２を参照しつつ図１の動作を説明する。時点ｔ１でイネーブル入力０３に電圧が印加されるとフィードバック信号線７はグランドＧＮＤの電位なので、インバータ５の出力５ａはイネーブル入力０３とほぼ同電位となり、Ｎ型ＤＭＯＳＦＥＴ６，３がオンしてＰ型ＤＭＯＳＦＥＴ１，２のカレントミラー回路に電流が流れ、起動信号線８に電流が流れ基準電圧生成回路（被起動回路）０２が起動して、基準電圧出力０４とフィードバック信号線７の電位が上昇する。ここでインバータ５のスレッシュホルド電圧をフィードバック信号線７の最終的な確定値以下に設定しておけば、フィードバック信号線７の電圧としての帰還電圧がスレッシュホルド電圧を越えた時点ｔ２で、インバータ５の出力５ａはほぼグランド電位となり、Ｎ型ＤＭＯＳＦＥＴ６はオフしてＮ型ＤＭＯＳＦＥＴ３の電流経路は遮断され、同時にＰ型ＤＭＯＳＦＥＴ１，２もオフし、起動信号線８の電流もＮ型ＤＭＯＳＦＥＴ４の電流も断たれる。以後、基準電圧出力０４やフィードバック信号線７の電位が確定した後もＮ型ＤＭＯＳＦＥＴ６はオフしたままになり、起動回路の消費電流を低減できる。
【００１５】
なお、上記の実施例ではトランジスタ１，２及び３〜６として夫々Ｐ型及びＮ型のＤＭＯＳＦＥＴを用いた場合を説明したが、このトランジスタが夫々Ｐ型及びＮ型の通常のＭＯＳＦＥＴやオフセット構造を持つ（つまりオフセット拡散により拡散層が追加された構造の）ＭＯＳＦＥＴ、さらにはＰＮＰ及びＮＰＮのバイポーラトランジスタに置換っても本発明の適用が可能である。また、図１のＰ型ＤＭＯＳＦＥＴ１又は（及び）２のソースと外部電源０１の正極０１Ｐの間に抵抗が挿入されても、本発明に包含されることには変りがない。また、図１ではトランジスタ４は必須のものではない。
【００１６】
【発明の効果】
本発明によれば基準電圧生成回路の起動時に起動電流を供給する起動回路のカレントミラー回路の電流を、簡単な付加回路を介し、基準電圧生成回路から出力されるフィードバック信号を監視して、基準電圧出力がほぼ確立した時点に断つようにしたので、起動回路の作動後の電流消費を容易に低減することができる。
【００１７】
例えば外部電源０１として３．９Ｖの直流電圧を印加し、イネーブル入力０３に３．３Ｖの直流電圧を印加して、１．２〜１．４Ｖの基準電圧出力０４を得ようとすると、図３の従来回路では約１０μＡの電流を消費していた起動回路の消費電流を図１の回路ではほぼ０にできる。
【図面の簡単な説明】
【図１】本発明の一実施例としての構成を示す回路図
【図２】図１の起動動作時の各部の信号波形図
【図３】図１に対応する従来の回路図
【図４】基準電圧生成回路の原理回路図
【符号の説明】
０１外部電源
０１Ｐ正極
ＧＮＤ負極（グランド）
０２基準電圧生成回路（被起動回路）
０３イネーブル入力
０４基準電圧出力
０２１定電流源
０２２バンドギャップ基準電圧生成部
０２３帰還回路
１，２Ｐ型ＤＭＯＳＦＥＴ
３，４Ｎ型ＤＭＯＳＦＥＴ
５インバータ
６Ｎ型ＤＭＯＳＦＥＴ
７フィードバック信号線
８起動信号線

Claims

第２のＰ型ＦＥＴと自身のゲート・ドレイン間が接続された第１のＰ型ＦＥＴとのソースを共に直流電源の正極に接続すると共に、この第１，第２のＰ型ＦＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴのドレインを前記第１のＰ型ＦＥＴのドレインに接続すると共に、この第１のＮ型ＦＥＴのソースを直流電源の負極に接続してなり、
前記第１のＮ型ＦＥＴのゲートにイネーブル入力電圧を印加して、この第１のＮ型ＦＥＴと共に前記第１，第２のＰ型ＦＥＴをオンして前記第２のＰ型ＦＥＴのドレインから被起動回路に起動電流を供給する起動回路であって、
前記被起動回路はこの起動電流の供給に基づいて起動し、正常の動作状態に到る間に、前記直流電源の負極に対する電位差が漸増し所定の飽和値に落着く帰還電圧を生成するものであるような起動回路において、
前記第１のＮ型ＦＥＴのゲートにイネーブル入力電圧を印加した際に前記第１のＮ型ＦＥＴと供にオンする第２のＮ型ＦＥＴを前記第１のＮ型ＦＥＴに直列に挿入し、
この第２のＮ型ＦＥＴを前記被起動回路が起動したのち正常動作状態に到る間に前記帰還電圧によってオンからオフに切換える切換手段を設けたことを特徴とする起動回路。
第２のＰ型ＦＥＴと自身のゲート・ドレイン間が接続された第１のＰ型ＦＥＴとのソースを共に直流電源の正極に接続すると共に、この第１，第２のＰ型ＦＥＴのゲート同士を共通接続し、第１のＮ型ＦＥＴのドレインを前記第１のＰ型ＦＥＴのドレインに接続すると共に、この第１のＮ型ＦＥＴのソースを直流電源の負極に接続してなり、
前記第１のＮ型ＦＥＴのゲートにイネーブル入力電圧を印加して、この第１のＮ型ＦＥＴと共に前記第１，第２のＰ型ＦＥＴをオンして前記第２のＰ型ＦＥＴのドレインから基準電圧生成回路に起動電流を供給する起動回路であって、
前記基準電圧生成回路はこの起動電流の供給に基づいて起動し、正常の動作状態に到る間に、前記直流電源の負極に対する電位差が漸増し所定の飽和値に落着く帰還電圧を生成するものであるような起動回路において、
第１のＮ型ＦＥＴに直列に第２のＮ型ＦＥＴを挿入し、この第２のＮ型ＦＥＴを前記基準電圧生成回路が起動したのち正常動作状態に到る間に前記帰還電圧によってオンからオフに切換える切換手段を設けたことを特徴とする起動回路。
請求項２に記載の起動回路において、第３のＮ型ＦＥＴのドレインを前記第２のＰ型ＦＥＴのドレインに接続し、前記第３のＮ型ＦＥＴのソースを直流電流の負極に接続して、前記第３のＮ型ＦＥＴのゲートに前記帰還電圧を印加し、前記帰還電圧により前記第３のＮ型ＦＥＴをオンして前記基準電圧回路に供給する前記起動電流を前記第３のＮ型ＦＥＴに流がして、前記基準電圧回路に供給する前記起動電流を断つことを特徴とする起動回路。
請求項１ないし３の何れかに記載の起動回路において、
前記切換手段は前記帰還電圧を入力し、この帰還電圧が漸増して前記飽和値に落着く以前の所定値をしきい値として出力電圧のレベルを切換えるインバータであることを特徴とする起動回路。
請求項４に記載の起動回路において、
前記インバータは前記イネーブル入力電圧を電源とするものであることを特徴とする起動回路。
請求項１ないし５の何れかに記載の起動回路において、
前記第１，第２のＰ型ＦＥＴの何れか又は双方のソースと前記直流電源の正極との間に抵抗を挿入したことを特徴とする起動回路。
請求項１ないし６の何れかに記載の起動回路において、
前記直流電源の極性を反転し、前記の全てのＰ型ＦＥＴをＮ型ＦＥＴとし、前記の全てのＮ型ＦＥＴをＰ型ＦＥＴとしたことを特徴とする起動回路。