JP2718258B2 - 出力回路 - Google Patents
出力回路Info
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- JP2718258B2 JP2718258B2 JP2297401A JP29740190A JP2718258B2 JP 2718258 B2 JP2718258 B2 JP 2718258B2 JP 2297401 A JP2297401 A JP 2297401A JP 29740190 A JP29740190 A JP 29740190A JP 2718258 B2 JP2718258 B2 JP 2718258B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に係り、特に出力にソースフォロア
としたＮチャネル電界効果トランジスタを使用し、出力
トランジスタのゲート電圧を正の電源電位より高電圧に
昇圧してドライブする出力回路に関する。
としたＮチャネル電界効果トランジスタを使用し、出力
トランジスタのゲート電圧を正の電源電位より高電圧に
昇圧してドライブする出力回路に関する。
従来のこの種の出力回路は、第３図に示す様に、電源
VDDと接地電位GNDの間の電圧VDD1（ｖ）を基にした昇圧
回路で、ゲート電圧を電源VDDより高圧に昇圧する構成
となっていた。その動作を以下に説明する。
VDDと接地電位GNDの間の電圧VDD1（ｖ）を基にした昇圧
回路で、ゲート電圧を電源VDDより高圧に昇圧する構成
となっていた。その動作を以下に説明する。
発振器６の出力信号を電圧VDD1を基にした信号とし、
インバータ８の出力13が“L",インバータ10の出力14が
“H"の時、スイッチ１をNO,スイッチ２をOFF,スイッチ
３をONとし、接点11の電圧VDD1まで上げ、次にインバー
タ８の出力13を“H",インバータ10の出力14が“L"と反
転したとき、スイッチ１をOFF,スイッチ２をON,スイッ
チ３をOFFとし，インバータ８の出力13が電圧VDD1にな
ると、第５図に示すように、接点11を〔２×V
DD1（ｖ）〕に昇圧し、コンデンサ５に充電する。再
び、インバータ８の出力13とインバータ10の出力14が反
転するとき、スイッチ１をON,スイッチ２をOFF,スイッ
チ３をONとし、インバータ10の出力14が電圧VDD1に上が
ると、接点12は〔３×VDD1（ｖ）〕に昇圧し、昇圧した
電圧を出力電界効果トランジスタ７のゲートに供給す
る。こうすることで、ソースフォロア出力のトランジス
タ７のオン抵抗を十分に下げ、パワーロスを小さくする
ようにしている。
インバータ８の出力13が“L",インバータ10の出力14が
“H"の時、スイッチ１をNO,スイッチ２をOFF,スイッチ
３をONとし、接点11の電圧VDD1まで上げ、次にインバー
タ８の出力13を“H",インバータ10の出力14が“L"と反
転したとき、スイッチ１をOFF,スイッチ２をON,スイッ
チ３をOFFとし，インバータ８の出力13が電圧VDD1にな
ると、第５図に示すように、接点11を〔２×V
DD1（ｖ）〕に昇圧し、コンデンサ５に充電する。再
び、インバータ８の出力13とインバータ10の出力14が反
転するとき、スイッチ１をON,スイッチ２をOFF,スイッ
チ３をONとし、インバータ10の出力14が電圧VDD1に上が
ると、接点12は〔３×VDD1（ｖ）〕に昇圧し、昇圧した
電圧を出力電界効果トランジスタ７のゲートに供給す
る。こうすることで、ソースフォロア出力のトランジス
タ７のオン抵抗を十分に下げ、パワーロスを小さくする
ようにしている。
前述した従来の出力回路は、ソースフォロアの出力電
界効果トランジスタ７のゲート電圧を昇圧する昇圧回路
を、VDD−GND間の電圧VDD1で構成しているため、電圧V
DD1が変動すると、昇圧された電圧もVDDに対して変動す
る。従って、負荷出力電流を供給する前記Ｎチャネル電
界効果トランジスタ７のゲート電位が変化するため、前
記Ｎチャネル電界効果トランジスタ７のオン抵抗が電圧
VDD1に依存して変化する。また電圧VDD1が高い電圧にな
ったとき、昇圧回路の過昇圧によりゲート破壊を起こす
という欠点があった。
界効果トランジスタ７のゲート電圧を昇圧する昇圧回路
を、VDD−GND間の電圧VDD1で構成しているため、電圧V
DD1が変動すると、昇圧された電圧もVDDに対して変動す
る。従って、負荷出力電流を供給する前記Ｎチャネル電
界効果トランジスタ７のゲート電位が変化するため、前
記Ｎチャネル電界効果トランジスタ７のオン抵抗が電圧
VDD1に依存して変化する。また電圧VDD1が高い電圧にな
ったとき、昇圧回路の過昇圧によりゲート破壊を起こす
という欠点があった。
本発明の目的は、前記欠点を解決し、もとの電圧VDD1
が変動しても、出力トランジスタがゲート破壊を起こす
ことのないようにした半導体装置を提供することにあ
る。
が変動しても、出力トランジスタがゲート破壊を起こす
ことのないようにした半導体装置を提供することにあ
る。
本発明の出力回路は、電源電圧および接地電圧間に設
けられるとともに電源電圧の所定倍の電圧を生成する昇
圧手段を備え、この昇圧手段の出力する前記電源電圧の
所定倍の電圧でゲート電極電位が設定されるＮチャネル
電界効果トランジスタを使用したソースフォロアタイプ
の出力回路において、電源電圧よりも低い第１の定電圧
を生成する定電圧回路を有し、接地電圧に代えて前記第
１の定電圧が用いられ、この第１の定電圧および電源電
圧間に設けた前記昇圧手段により、電源電圧と前記第１
の定電圧との差電圧を所定倍に昇圧するとともに、前記
電源電圧の所定倍の電圧に代えて、前記差電圧の所定倍
の電圧と電源電圧とを加えた電位で前記ゲート電極電位
が設定され、前記Ｎチャネル電界効果トランジスタのゲ
ートソース電極間電圧は、電源電圧の変動によらず電源
電圧に対して常に前記昇圧電圧で決まる一定の電位に維
持されることを特徴とする。
けられるとともに電源電圧の所定倍の電圧を生成する昇
圧手段を備え、この昇圧手段の出力する前記電源電圧の
所定倍の電圧でゲート電極電位が設定されるＮチャネル
電界効果トランジスタを使用したソースフォロアタイプ
の出力回路において、電源電圧よりも低い第１の定電圧
を生成する定電圧回路を有し、接地電圧に代えて前記第
１の定電圧が用いられ、この第１の定電圧および電源電
圧間に設けた前記昇圧手段により、電源電圧と前記第１
の定電圧との差電圧を所定倍に昇圧するとともに、前記
電源電圧の所定倍の電圧に代えて、前記差電圧の所定倍
の電圧と電源電圧とを加えた電位で前記ゲート電極電位
が設定され、前記Ｎチャネル電界効果トランジスタのゲ
ートソース電極間電圧は、電源電圧の変動によらず電源
電圧に対して常に前記昇圧電圧で決まる一定の電位に維
持されることを特徴とする。
次の本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
第１図において、本実施例の出力回路は、定電圧回路
16と、発振器６と、相補型電界効果トランジスタからな
るインバータ8,9,10と、コンデンサ4,5と、スイッチ1,
2,3と、Ｎ型出力電界効果トランジスタ７と、接点11〜1
4とを備え、負荷15に出力している。
16と、発振器６と、相補型電界効果トランジスタからな
るインバータ8,9,10と、コンデンサ4,5と、スイッチ1,
2,3と、Ｎ型出力電界効果トランジスタ７と、接点11〜1
4とを備え、負荷15に出力している。
電源VDDと、これを基準とした定電圧回路16の出力電
圧との間の電圧（以降V1と記す）を基にした昇圧回路
で、ゲート電圧を電圧VDDより高圧に昇圧する構成とな
っている。その動作を以下に説明する。
圧との間の電圧（以降V1と記す）を基にした昇圧回路
で、ゲート電圧を電圧VDDより高圧に昇圧する構成とな
っている。その動作を以下に説明する。
インバータ8,9,10は、正の電源電圧を基準とした定電
圧回路16の出力電圧を電源とし、発振器６の出力信号に
より動作する。初め、インバータ８の出力13が“L",イ
ンバータ10の出力14が“H"の時、スイッチ１をON,スイ
ッチ２をOFF,スイッチ３をONとし、接点11の電位をVDD
まで上げ、次にインバータ８の出力13が“H",インバー
タ10の出力14が“L"と反転したとき、スイッチ１をOFF,
スイッチ２をON,スイッチ３をOFFとし、接点13がVDDと
なると、接点11は電圧〔VDD1＋V1〕に昇圧し、コンデン
サ５に充電する。
圧回路16の出力電圧を電源とし、発振器６の出力信号に
より動作する。初め、インバータ８の出力13が“L",イ
ンバータ10の出力14が“H"の時、スイッチ１をON,スイ
ッチ２をOFF,スイッチ３をONとし、接点11の電位をVDD
まで上げ、次にインバータ８の出力13が“H",インバー
タ10の出力14が“L"と反転したとき、スイッチ１をOFF,
スイッチ２をON,スイッチ３をOFFとし、接点13がVDDと
なると、接点11は電圧〔VDD1＋V1〕に昇圧し、コンデン
サ５に充電する。
再び、インバータ出力13,14は反転したとき、スイッ
チ1,2,3をそれぞれON,OFF,ONとし、インバータ10の出力
14がVDD1に上がると、接点12は電圧〔VDD1＋V1＋V1（第
４図参照）まで昇圧し、出力電界効果トランジスタ７の
ゲートに電圧を供給する。
チ1,2,3をそれぞれON,OFF,ONとし、インバータ10の出力
14がVDD1に上がると、接点12は電圧〔VDD1＋V1＋V1（第
４図参照）まで昇圧し、出力電界効果トランジスタ７の
ゲートに電圧を供給する。
この際、電圧V1は電圧VDD1を基にした定電圧なので、
出力電界効果トランジスタ７のゲート電圧は、電圧VDD1
に対して一定となる。
出力電界効果トランジスタ７のゲート電圧は、電圧VDD1
に対して一定となる。
次に本発明の第２の実施例の出力回路を説明する。第
２図は本発明の第２の実施例の基本のブロック図であ
る。第２図において、本実施例では、前記第１の実施例
のスイッチ1,2,3を、ダイオード1a,2a,3aとした。昇圧
機構としては、前記第１の実施例と同じである。本第２
の実施例では、ダイオード1a,2a,3aを使用することによ
り、スイッチドライブを省略できる。
２図は本発明の第２の実施例の基本のブロック図であ
る。第２図において、本実施例では、前記第１の実施例
のスイッチ1,2,3を、ダイオード1a,2a,3aとした。昇圧
機構としては、前記第１の実施例と同じである。本第２
の実施例では、ダイオード1a,2a,3aを使用することによ
り、スイッチドライブを省略できる。
但し、昇圧値はダイオードの順方向電圧VF分降下し、
電圧〔VDD1＋V1＋V1−3VF〕となる。
電圧〔VDD1＋V1＋V1−3VF〕となる。
以上説明したように、本発明は、ソースフォロアとし
たＮチャネル電界効果トランジスタを使用した出力回路
において、出力電界効果トランジスタのゲート電圧を電
源電圧を基準とした定電圧下で昇圧するため、出力電界
効果トランジスタのゲートソース間電圧は電源電圧に対
して常に一定となり、そのため出力オン抵抗の電源電圧
依存性がなくなり、また電圧VDD1が高い電圧のとき、ゲ
ート破壊も起こらないという効果を有する。
たＮチャネル電界効果トランジスタを使用した出力回路
において、出力電界効果トランジスタのゲート電圧を電
源電圧を基準とした定電圧下で昇圧するため、出力電界
効果トランジスタのゲートソース間電圧は電源電圧に対
して常に一定となり、そのため出力オン抵抗の電源電圧
依存性がなくなり、また電圧VDD1が高い電圧のとき、ゲ
ート破壊も起こらないという効果を有する。
第１図は本発明の第１の実施例の出力回路を示す回路
図、第２図は本発明の第２の実施例の回路図、第３図は
従来技術の出力回路の回路図、第４図は第１図の特性を
示す電位図、第５図は従来回路の電位図である。 1,2,3…スイッチ、1a,2a,3a…ダイオード、4,5…コンデ
ンサ、６…発振器、７…出力電界効果トランジスタ、8,
9,10…CMOSインバータ、11,12,13,14…接点、15…負
荷、16…安定回路。
図、第２図は本発明の第２の実施例の回路図、第３図は
従来技術の出力回路の回路図、第４図は第１図の特性を
示す電位図、第５図は従来回路の電位図である。 1,2,3…スイッチ、1a,2a,3a…ダイオード、4,5…コンデ
ンサ、６…発振器、７…出力電界効果トランジスタ、8,
9,10…CMOSインバータ、11,12,13,14…接点、15…負
荷、16…安定回路。
Claims (1)
- 【請求項１】電源電圧および接地電圧間に設けられると
ともに電源電圧の所定倍の電圧を生成する昇圧手段を備
え、この昇圧手段の出力する前記電源電圧の所定倍の電
圧でゲート電極電位が設定されるＮチャネル電界効果ト
ランジスタを使用したソースフォロアタイプの出力回路
において、電源電圧よりも低い第１の定電圧を生成する
定電圧回路を有し、接地電圧に代えて前記第１の定電圧
が用いられ、この第１の定電圧および電源電圧間に設け
た前記昇圧手段により、電源電圧と前記第１の定電圧と
の差電圧を所定倍に昇圧するとともに、前記電源電圧の
所定倍の電圧に代えて、前記差電圧の所定倍の電圧と電
源電圧とを加えた電位で前記ゲート電極電位が設定さ
れ、前記Ｎチャネル電界効果トランジスタのゲートソー
ス電極間電圧は、電源電圧の変動によらず電源電圧に対
して常に前記昇圧電圧で決まる一定の電位に維持される
ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297401A JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297401A JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172963A JPH04172963A (ja) | 1992-06-19 |
| JP2718258B2 true JP2718258B2 (ja) | 1998-02-25 |
Family
ID=17846022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297401A Expired - Fee Related JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718258B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768116A (en) * | 1997-01-27 | 1998-06-16 | Honeywell Inc. | Bi-directional DC/DC voltage converter |
| JP2002153045A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | チャージポンプ回路及びチャージポンプ回路を用いた負荷駆動回路 |
| US7079131B2 (en) | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Apparatus for periodic element voltage sensing to control precharge |
| US7079130B2 (en) | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Method for periodic element voltage sensing to control precharge |
| WO2003034385A2 (en) | 2001-10-19 | 2003-04-24 | Clare Micronix Integrated Systems, Inc. | System and method for illumination timing compensation in response to row resistance |
| JP4501509B2 (ja) * | 2004-04-08 | 2010-07-14 | 日産自動車株式会社 | Ｆｅｔ駆動装置およびｆｅｔ駆動電圧の制御方法 |
| JP2005328625A (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Ten Ltd | 電源装置、電圧制御方法および電圧制御プログラム |
| JP2009020641A (ja) | 2007-07-11 | 2009-01-29 | Panasonic Corp | 出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681025B2 (ja) * | 1987-07-10 | 1994-10-12 | 日本電気株式会社 | ゲ−ト駆動回路 |
| JPH0643086Y2 (ja) * | 1987-07-17 | 1994-11-09 | 株式会社アマダメトレックス | ワ−ク集積装置 |
-
1990
- 1990-11-02 JP JP2297401A patent/JP2718258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172963A (ja) | 1992-06-19 |
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Legal Events
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