JPH0681025B2 - ゲ−ト駆動回路 - Google Patents
ゲ−ト駆動回路Info
- Publication number
- JPH0681025B2 JPH0681025B2 JP62171254A JP17125487A JPH0681025B2 JP H0681025 B2 JPH0681025 B2 JP H0681025B2 JP 62171254 A JP62171254 A JP 62171254A JP 17125487 A JP17125487 A JP 17125487A JP H0681025 B2 JPH0681025 B2 JP H0681025B2
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- Japan
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- transistor
- output
- gate
- circuit
- cmos inverter
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＮチャネルMOSトランジスタをソース出力ト
ランジスタとして用いる場合の出力トランジスタのゲー
ト駆動回路に関し、特にターンオン時間を改善させたゲ
ート駆動回路に関する。
ランジスタとして用いる場合の出力トランジスタのゲー
ト駆動回路に関し、特にターンオン時間を改善させたゲ
ート駆動回路に関する。
［従来の技術］ 従来、ＮチャネルMOSトランジスタをソース出力として
使用する場合は、第３図に示すような回路を使用してい
た。即ち、出力トランジスタ１のゲートは、昇圧回路２
及びプルダウン用トランジスタ３からなるゲート駆動回
路により駆動される。
使用する場合は、第３図に示すような回路を使用してい
た。即ち、出力トランジスタ１のゲートは、昇圧回路２
及びプルダウン用トランジスタ３からなるゲート駆動回
路により駆動される。
先ず、出力トランジスタ１をオンさせるには、プルダウ
ン用トランジスタ３のゲート端子４をローレベルにして
プルダウン用トランジスタ３をオフ状態にし、昇圧回路
２のトリガ端子５に昇圧回路を動作させるためのトリガ
信号を入力する。昇圧回路２の出力は、出力トランジス
タ１のゲート電位を電源電圧より上昇させる。これによ
り出力トランジスタ１のオン抵抗が小となり、出力端子
６を介して大電流のソース出力が得られることになる。
ン用トランジスタ３のゲート端子４をローレベルにして
プルダウン用トランジスタ３をオフ状態にし、昇圧回路
２のトリガ端子５に昇圧回路を動作させるためのトリガ
信号を入力する。昇圧回路２の出力は、出力トランジス
タ１のゲート電位を電源電圧より上昇させる。これによ
り出力トランジスタ１のオン抵抗が小となり、出力端子
６を介して大電流のソース出力が得られることになる。
次に、出力トランジスタ１をオフさせるには昇圧回路２
の動作を止め、プルダウン用トランジスタ３のゲート端
子４をハイレベルにして、プルダウン用トランジスタ３
をオン状態にする。トランジスタ３がオン状態になる
と、電源電圧より高く充電された出力トランジスタ１の
ゲートに蓄積された電荷は、プルダウン用トランジスタ
３を通過して接地端子に流れ、出力トランジスタ１はオ
フ状態となる。
の動作を止め、プルダウン用トランジスタ３のゲート端
子４をハイレベルにして、プルダウン用トランジスタ３
をオン状態にする。トランジスタ３がオン状態になる
と、電源電圧より高く充電された出力トランジスタ１の
ゲートに蓄積された電荷は、プルダウン用トランジスタ
３を通過して接地端子に流れ、出力トランジスタ１はオ
フ状態となる。
［発明が解決しようとする問題点］ しかしながら、上述した従来のゲート駆動回路において
は、出力トランジスタ１をオンさせるときに、昇圧回路
２の遅延により、ターンオン時間が長くなるという欠点
がある。
は、出力トランジスタ１をオンさせるときに、昇圧回路
２の遅延により、ターンオン時間が長くなるという欠点
がある。
ターンオン時間を短くするためには、出力トランジスタ
１のゲートを昇圧回路２と共に通常のCMOSインバータで
も駆動することが考えられるが、このようにすると、昇
圧回路２が出力トランジスタのゲート電位を電源電位よ
りも上昇させたときに、CMOSインバータを構成するＰチ
ャネルトランジスタのドレイン電位が基板電位より上昇
してしまう。ドレイン−基板間がこのように順バイアス
されると、出力トランジスタ１のゲートに蓄積された電
荷がすべて基板に流れてしまい、出力トランジスタ１の
ゲート電位を高めることが不可能になってしまうという
問題点がある。
１のゲートを昇圧回路２と共に通常のCMOSインバータで
も駆動することが考えられるが、このようにすると、昇
圧回路２が出力トランジスタのゲート電位を電源電位よ
りも上昇させたときに、CMOSインバータを構成するＰチ
ャネルトランジスタのドレイン電位が基板電位より上昇
してしまう。ドレイン−基板間がこのように順バイアス
されると、出力トランジスタ１のゲートに蓄積された電
荷がすべて基板に流れてしまい、出力トランジスタ１の
ゲート電位を高めることが不可能になってしまうという
問題点がある。
本発明は、このような問題点に鑑みてなされたものであ
って、出力トランジスタのターンオン時間を短くするこ
とができ、しかも出力トランジスタのゲート電位を十分
に高めることができるゲート駆動回路を提供することを
目的とする。
って、出力トランジスタのターンオン時間を短くするこ
とができ、しかも出力トランジスタのゲート電位を十分
に高めることができるゲート駆動回路を提供することを
目的とする。
［問題点を解決するための手段］ 本発明に係るゲート駆動回路は、昇圧回路とともにソー
ス出力用のＮチャネルMOSトランジスタの出力トランジ
スタのゲートを駆動するCMOS回路を備えている。
ス出力用のＮチャネルMOSトランジスタの出力トランジ
スタのゲートを駆動するCMOS回路を備えている。
即ち、このCMOS回路は、前記昇圧回路のトリガタイミン
グでローレベル信号を入力し出力点が前記出力トランジ
スタのゲートに接続された第１のCMOSインバータ回路
と、この第１のインバータ回路を構成するＰチャネルMO
Sトランジスタと上記CMOSインバータ回路の出力点との
間に接続されゲート及びドレインが上記ＰチャネルMOS
トランジスタに共通接続された逆流阻止用ＮチャネルMO
Sトランジスタと、前記第１のCMOSインバータ回路と並
列に設けられ入力点が前記第１のCMOSインバータ回路と
共通に接続され出力点が前記逆流阻止用ＮチャネルMOS
トランジスタのバックゲートに接続された第２のCMOSイ
ンバータ回路とを備えている。
グでローレベル信号を入力し出力点が前記出力トランジ
スタのゲートに接続された第１のCMOSインバータ回路
と、この第１のインバータ回路を構成するＰチャネルMO
Sトランジスタと上記CMOSインバータ回路の出力点との
間に接続されゲート及びドレインが上記ＰチャネルMOS
トランジスタに共通接続された逆流阻止用ＮチャネルMO
Sトランジスタと、前記第１のCMOSインバータ回路と並
列に設けられ入力点が前記第１のCMOSインバータ回路と
共通に接続され出力点が前記逆流阻止用ＮチャネルMOS
トランジスタのバックゲートに接続された第２のCMOSイ
ンバータ回路とを備えている。
［作用］ 本発明によれば、昇圧回路へのトリガ入力があると、第
１のCMOSインバータ回路の入力にローレベルが与えら
れ、同インバータ回路が速やかに立上るので、出力トラ
ンジスタは直ちにターンオンすることができる。
１のCMOSインバータ回路の入力にローレベルが与えら
れ、同インバータ回路が速やかに立上るので、出力トラ
ンジスタは直ちにターンオンすることができる。
出力トランジスタがオン状態となり、昇圧回路が出力ト
ランジスタのゲートを電源電圧よりも上昇させると、第
１のCMOSインバータ回路の出力点とＰチャネルMOSトラ
ンジスタとの間にダイオード接続された逆流阻止用Ｎチ
ャネルMOSトランジスタが逆バイアスとなるので、Ｐチ
ャネルMOSトランジスタを介しての電荷の流出を防止で
きる。従って、出力トランジスタのゲート電位を十分に
高めることができる。
ランジスタのゲートを電源電圧よりも上昇させると、第
１のCMOSインバータ回路の出力点とＰチャネルMOSトラ
ンジスタとの間にダイオード接続された逆流阻止用Ｎチ
ャネルMOSトランジスタが逆バイアスとなるので、Ｐチ
ャネルMOSトランジスタを介しての電荷の流出を防止で
きる。従って、出力トランジスタのゲート電位を十分に
高めることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。第１図は本発明の実施例を示す回路図である。
明する。第１図は本発明の実施例を示す回路図である。
ＮチャネルMOSトランジスタからなる出力トランジスタ
１のゲートに接続される本実施例に係るゲート駆動回路
は、昇圧回路２と、以下のように構成されたCMOS回路10
とで構成されている。
１のゲートに接続される本実施例に係るゲート駆動回路
は、昇圧回路２と、以下のように構成されたCMOS回路10
とで構成されている。
即ち、電源（VDD）−接地（VSS）間には、ＰチャネルMO
Sトランジスタ11とＮチヤネルMOSトランジスタ12とから
なる第１のCMOSインバータ回路13が接続されている。こ
の第１のCMOSインバータ回路13の出力点P0は出力トラン
ジスタ１のゲートに接続されている。
Sトランジスタ11とＮチヤネルMOSトランジスタ12とから
なる第１のCMOSインバータ回路13が接続されている。こ
の第１のCMOSインバータ回路13の出力点P0は出力トラン
ジスタ１のゲートに接続されている。
出力点P0とＰチャネルMOSトランジスタ11のソースとの
間には、ＮチャネルMOSトランジスタからなる逆流阻止
用トランジスタ14が接続されている。逆流阻止用トラン
ジスタ14は、ドレンイとゲートとがＰチャネルMOSトラ
ンジスタ11のソースに共通接続され、ＰチャネルMOSト
ランジスタ14から出力点P0側へのみ電流を流すダイオー
ドの機能を発揮する。
間には、ＮチャネルMOSトランジスタからなる逆流阻止
用トランジスタ14が接続されている。逆流阻止用トラン
ジスタ14は、ドレンイとゲートとがＰチャネルMOSトラ
ンジスタ11のソースに共通接続され、ＰチャネルMOSト
ランジスタ14から出力点P0側へのみ電流を流すダイオー
ドの機能を発揮する。
また、電源−接地間には、ＰチャネルMOSトランジスタ1
5とＮチャネルMOSトランジスタ16とからなる第２のCMOS
インバータ回路17が接続されている。この第２のCMOSイ
ンバータ回路17の入力点は第１のCMOSインバータ回路13
の入力点とともに入力端子18に共通接続され、出力点は
逆流阻止用トランジスタ14のバックゲートに接続されて
いる。
5とＮチャネルMOSトランジスタ16とからなる第２のCMOS
インバータ回路17が接続されている。この第２のCMOSイ
ンバータ回路17の入力点は第１のCMOSインバータ回路13
の入力点とともに入力端子18に共通接続され、出力点は
逆流阻止用トランジスタ14のバックゲートに接続されて
いる。
以上の構成において、第１、第２のCMOSインバータ回路
13,17の入力端子18がハイレベルのときには、Ｎチャネ
ルMOSトランジスタ12はオン状態、出力点P0、即ち出力
トランジスタ１のゲート電位はローレベルとなつてお
り、出力トランジスタ１はオフ状態である。この時、昇
圧回路２のトリガ端子５には昇圧回路２を動作させるた
めのトリガ信号は入力されていない。
13,17の入力端子18がハイレベルのときには、Ｎチャネ
ルMOSトランジスタ12はオン状態、出力点P0、即ち出力
トランジスタ１のゲート電位はローレベルとなつてお
り、出力トランジスタ１はオフ状態である。この時、昇
圧回路２のトリガ端子５には昇圧回路２を動作させるた
めのトリガ信号は入力されていない。
第1,第２のCMOSインバータ回路13,17の入力端子18がロ
ーレベルになると、ＰチャネルMOSトランジスタ11及び
逆流阻止用トランジスタ14はオン、ＮチャネルMOSトラ
ンジスタ12はオフとなるため、ダイオード接続された逆
流阻止用トランジスタ14を通して出力トランジスタ１の
ゲートは充電される。ゲートの電位は電源電圧（VDD）
から逆流阻止用トランジスタ14の順方向電圧降下を差し
引いた値となる。このとき、第２のCMOSインバータ回路
17の出力はハイとなり、逆流阻止用トランジスタ14のバ
ックゲート電位は電源電圧まで上昇するため、このトラ
ンジスタ14のしきい値電圧VTの増大が抑制され、順方向
電圧降下を小さくすることができる。
ーレベルになると、ＰチャネルMOSトランジスタ11及び
逆流阻止用トランジスタ14はオン、ＮチャネルMOSトラ
ンジスタ12はオフとなるため、ダイオード接続された逆
流阻止用トランジスタ14を通して出力トランジスタ１の
ゲートは充電される。ゲートの電位は電源電圧（VDD）
から逆流阻止用トランジスタ14の順方向電圧降下を差し
引いた値となる。このとき、第２のCMOSインバータ回路
17の出力はハイとなり、逆流阻止用トランジスタ14のバ
ックゲート電位は電源電圧まで上昇するため、このトラ
ンジスタ14のしきい値電圧VTの増大が抑制され、順方向
電圧降下を小さくすることができる。
第１、第２のCMOSインバータ回路13,17の入力端子18が
ローとなると同時に、昇圧回路２のトリガ端子５には、
昇圧回路２を動作させるためのトリガ信号が入力され
る。出力トランジスタ１のゲートは、この昇圧回路２と
ともに、トランジスタ11,14を通して、同時に充電され
るため、ゲート電位は速やかに上昇し、昇圧回路２だけ
で充電する場合よりも出力トランジスタ16のターンオン
時間を短縮させることができる。
ローとなると同時に、昇圧回路２のトリガ端子５には、
昇圧回路２を動作させるためのトリガ信号が入力され
る。出力トランジスタ１のゲートは、この昇圧回路２と
ともに、トランジスタ11,14を通して、同時に充電され
るため、ゲート電位は速やかに上昇し、昇圧回路２だけ
で充電する場合よりも出力トランジスタ16のターンオン
時間を短縮させることができる。
充電が進み、出力トランジスタ１のゲート電位が電源電
圧（VDD）より上昇すると、Ｎチャネルのトランジスタ1
3,14のソースドレイン接合は逆バイアスされるので、Ｎ
チャネルトランジスタが形成されているＰウェルまたは
Ｐ型基板に電流が流れることが防止される。このため、
出力トランジスタ１のゲート電位は、電源電位よりも十
分に高くなり、出力トランジスタ１のオン抵抗を十分に
低くできるので、出力端子６を介して大電流のソース出
力を得ることができる。
圧（VDD）より上昇すると、Ｎチャネルのトランジスタ1
3,14のソースドレイン接合は逆バイアスされるので、Ｎ
チャネルトランジスタが形成されているＰウェルまたは
Ｐ型基板に電流が流れることが防止される。このため、
出力トランジスタ１のゲート電位は、電源電位よりも十
分に高くなり、出力トランジスタ１のオン抵抗を十分に
低くできるので、出力端子６を介して大電流のソース出
力を得ることができる。
第２図は本発明の第２の実施例を示す回路図である。こ
の実施例が先の実施例と異なる点は、第２のCMOSインバ
ータ回路17の出力を、直接昇圧回路20のトリガ端子５に
接続した点にある。
の実施例が先の実施例と異なる点は、第２のCMOSインバ
ータ回路17の出力を、直接昇圧回路20のトリガ端子５に
接続した点にある。
昇圧回路20は、ＮチャネルMOSトランジスタ21と、ダイ
オード接続されたＮチャネルMOSトランジスタ22と、MOS
キャパシタ23とによって構成されており、MOSキャパシ
タ23の片側の電極24にクロック信号φを入力することに
より、昇圧動作を行うものとなっている。ＮチャネルMO
Sトランジスタ21とダイオード接続されたＮチャネルMOS
トランジスタ22のバックゲート電位は昇圧回路20が動作
する時、電源電圧までプルアップされるため、両Ｎチャ
ネルMOSトランジスタ21,22のしきい値電圧VTの上昇が抑
えられ、高い昇圧効率が得られる。従って、この実施例
では、その分、ターンオン時間も短縮される。
オード接続されたＮチャネルMOSトランジスタ22と、MOS
キャパシタ23とによって構成されており、MOSキャパシ
タ23の片側の電極24にクロック信号φを入力することに
より、昇圧動作を行うものとなっている。ＮチャネルMO
Sトランジスタ21とダイオード接続されたＮチャネルMOS
トランジスタ22のバックゲート電位は昇圧回路20が動作
する時、電源電圧までプルアップされるため、両Ｎチャ
ネルMOSトランジスタ21,22のしきい値電圧VTの上昇が抑
えられ、高い昇圧効率が得られる。従って、この実施例
では、その分、ターンオン時間も短縮される。
［発明の効果］ 以上説明したように、本発明によれば、ゲート駆動回路
に高速動作が可能なCMOSインバータ回路を付加し、更に
出力端子の電位を電源電圧以上にした場合でも、出力ト
ランジスタのゲートに蓄積された電荷がCMOSインバータ
回路を介して流出しないように逆流阻止用トランジスタ
を設けたので、出力トランジスタから得られる出力を低
下させることなく、出力トランジスタのターンオン時間
を短縮することができる。
に高速動作が可能なCMOSインバータ回路を付加し、更に
出力端子の電位を電源電圧以上にした場合でも、出力ト
ランジスタのゲートに蓄積された電荷がCMOSインバータ
回路を介して流出しないように逆流阻止用トランジスタ
を設けたので、出力トランジスタから得られる出力を低
下させることなく、出力トランジスタのターンオン時間
を短縮することができる。
第１図は本発明の実施例に係るゲート駆動回路の回路
図、第２図は本発明の他の実施例に係るゲート駆動回路
の回路図、第３図は従来のゲート駆動回路の回路図であ
る。 1;出力トランジスタ、2,20;昇圧回路、13;第１のCMOSイ
ンバータ回路、14;逆流阻止用トランジスタ、17;第２の
CMOSインバータ回路
図、第２図は本発明の他の実施例に係るゲート駆動回路
の回路図、第３図は従来のゲート駆動回路の回路図であ
る。 1;出力トランジスタ、2,20;昇圧回路、13;第１のCMOSイ
ンバータ回路、14;逆流阻止用トランジスタ、17;第２の
CMOSインバータ回路
Claims (2)
- 【請求項１】ソース出力として用いられるＮチャネルMO
Sトランジスタからなる出力トランジスタのゲートを駆
動するゲート駆動回路において、トリガ入力に応じて昇
圧動作を行い昇圧された電圧を前記出力トランジスタの
ゲートに与える昇圧回路と、前記トリガ入力と同一タイ
ミングでローレベル信号を入力し出力点が前記出力トラ
ンジスタのゲートに接続された第１のCMOSインバータ回
路と、この第１のCMOSインバータ回路を構成するＰチャ
ネルMOSトランジスタと同第１のCMOSインバータ回路の
出力点との間に接続されそのゲート及びドレインが上記
Ｐチャネルトランジスタに共通接続された逆流阻止用Ｎ
チャネルMOSトランジスタと、前記第１のCMOSインバー
タ回路と並列に設けられ入力点が前記第１のCMOSインバ
ータ回路と共通に接続され出力点が前記逆流阻止用Ｎチ
ャネルMOSトランジスタのバックゲートに接続された第
２のCMOSインバータ回路とを具備したことを特徴とする
ゲート駆動回路。 - 【請求項２】前記第２のCMOSインバータ回路の出力点
は、前記昇圧回路のトリガ入力として与えられているこ
とを特徴とする特許請求の範囲第１項に記載のゲート駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171254A JPH0681025B2 (ja) | 1987-07-10 | 1987-07-10 | ゲ−ト駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171254A JPH0681025B2 (ja) | 1987-07-10 | 1987-07-10 | ゲ−ト駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6416118A JPS6416118A (en) | 1989-01-19 |
| JPH0681025B2 true JPH0681025B2 (ja) | 1994-10-12 |
Family
ID=15919913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171254A Expired - Fee Related JPH0681025B2 (ja) | 1987-07-10 | 1987-07-10 | ゲ−ト駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681025B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH118939A (ja) * | 1997-06-13 | 1999-01-12 | Nec Corp | 電源回路およびバッテリ制御装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718258B2 (ja) * | 1990-11-02 | 1998-02-25 | 日本電気株式会社 | 出力回路 |
| US5418673A (en) * | 1992-12-14 | 1995-05-23 | North American Philips Corporation | Control electrode disable circuit for power transistor |
| JP2002290221A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | 半導体出力回路の消費電力低減回路 |
-
1987
- 1987-07-10 JP JP62171254A patent/JPH0681025B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH118939A (ja) * | 1997-06-13 | 1999-01-12 | Nec Corp | 電源回路およびバッテリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6416118A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |