JPH02215154A - 電圧制御回路 - Google Patents

電圧制御回路

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JPH02215154A
JPH02215154A JP1036479A JP3647989A JPH02215154A JP H02215154 A JPH02215154 A JP H02215154A JP 1036479 A JP1036479 A JP 1036479A JP 3647989 A JP3647989 A JP 3647989A JP H02215154 A JPH02215154 A JP H02215154A
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voltage control
control circuit
channel mos
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Makoto Ito
真 伊東
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    • H02M3/073—Charge pumps of the Schenkel-type

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に設けられる電圧制御回路に
係り、特に制御対象である電圧発生回路の出力電圧をほ
ぼ一定レベルに制御する回路ニ関する。
（従来の技術） 例えば不揮発性メモリを内蔵する半導体集積回路におい
ては、第６図に示すように、外部から電圧入力端６１を
経て供給される供給される電圧入力Ｖｌから例えば書込
み用の高電圧を発生するための昇圧回路６２の出力側に
、出力電圧Ｖｏｕｔのレベルを一定に制御するために電
圧制御回路６３に設けられている。なお、第６図中、ｖ
ＣＣは通常の電源電圧、Ｖｓｓは接地電位、ＥＮは活性
化制御信号である。
この電圧制御回路６３は、従来、第７図に示すように構
成されている。即ち、制御対象である電圧発生回路の電
圧出力端と基準電位端との間（つまり、昇圧回路６２の
電圧出力端ａと電圧入力端６１と間）にくそれぞれドレ
イン・ゲート相互が接続されると共に直列接続された複
数個（ｎ個）のＮチャネル絶縁ゲート型（ＭＯＳ）トラ
ンジスタＮ１−Ｎｎが接続されている。これにより、昇
圧回路６２の出力電圧Ｖ　ｏｕｔを、ＮチャネルＭＯＳ
）ランジスタＮｌ〜Ｎｎの接続段数に応じた一定レベル
となるように制御する。
しかし、この電圧制御回路６３は、バックゲートバイア
ス効果によるＮチャネルＭＯＳ）−ランジスタＮ１ｘＮ
ｎの特性のばらつきが大きいので、所望の電圧制御特性
を得るためのＮチャネルＭＯＳトランジスタの接続段数
の設定が難しく、電圧制御特性の信頼性が低い。
また、電圧制御回路６３は、昇圧回路６２から急激に高
電圧が印加されると、この高電圧が直接にドレインに印
加されるＮチャネルＭＯＳトランジスタＮｌのドレイン
・ソース間に急激に高電圧が加わり、このＮチャネルＭ
ＯＳトランジスタＮ１の信頼性にかかわることがある。
このＮチャネルＭＯＳトランジスタＮ１に短絡などが生
じると、電圧制御特性の劣化が生じ、最悪の場合には電
圧制御が不能になるので、この電圧制御回路６３を組込
んだ集積回路の信頼性が低くなる。
（発明が解決しようとする課題） 上記したように従来の電圧制御回路は、所望の電圧制御
特性を得るためのＮチャネルＭＯＳトランジスタの接続
段数の設定が難しく、電圧制御特性の信頼性が低いとい
う問題がある。
また、従来の電圧制御回路は、制御対象である電圧発生
回路から急激に高電圧が印加されると、電圧制御特性の
劣化、最悪の場合には電圧制御が不能になり、これを組
込んだ集積回路の信頼性が低くなるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、所望の電圧制御特性を得るためのＭＯＳ）ラ
ンジスタの接続段数の設定が容易になり、電圧制御特性
の信頼性を向上し得る電圧制御回路を提供することにあ
る。
また、本発明は、制御対象である電圧発生回路から急激
に高電圧・が印加されても、この高電圧によりＭＯＳト
ランジスタの信頼性が低下することを防止でき、しかも
、上記電圧発生回路からの電圧入力がない時には直流電
流による不要な消費電流を防止し得る電圧制御回路を提
供することを目的とする。
また、本発明は、テスト時などに制御対象である電圧発
生回路の基準電位側の出力端の電位が、この電圧発生回
路の電圧出力端の電位よりも高くなっても、不要な直流
電流が流れることを防止し得る電圧制御回路を提供する
ことを目的とする。
［発明の構成］ （課題を解決するための手段） 第１の発明の電圧制御回路は、半導体集積回路に設けら
れた制御対象である電圧発生回路の電圧出力端と基準電
位端との間に、それぞれソース・基板相互が接続される
と共にそれぞれゲート・ドレイン相互が接続された複数
個のＰチャネルＭＯＳ）ランジスタが直列に接続されて
なることを特徴とする。
第２の発明の電圧制御回路は、第１の発明の電圧制御特
性炉おける電圧発生回路の電圧出力端と前記直列接続さ
れた複数個のＰチャネルＭＯＳトランジスタの一端側と
の間に、ソース・基板相互が接続されると共にゲートに
前記制御対象である電圧発生回路の活性化制御信号に同
期して活性化制御信号が与えられる１個のＰチャネルＭ
ＯＳトランジスタが付加挿入されてなることを特徴とす
る。
第３の発明の電圧制御回路は、第１の発明または第２の
発明の電圧制御回路における直列接続さ゛れた複数個の
ＰチャネルＭＯＳトランジスタの他端側と前記電圧発生
回路の基準電位端との間に、基板・ゲート−ドレイン相
互が接続されている１個のＰチャネルＭＯＳ）ランジス
タまたは１個のダイオードが付加挿入されてなることを
特徴とする。
（作　用） 第１の発明の電圧制御回路は、複数のＰチャネルＭＯＳ
トランジスタが使用されているので、バックゲートバイ
アス効果をあまり受けないで済み、所望の電圧制御特性
を得るためのＰチャネルＭＯＳトランジスタの接続段数
の設定が容易になり、電圧制御特性の信頼性が向上する
。
ｍ２の発明の電圧制御回路は、制御対象である電圧発生
回路から急激に高電圧が印加されても、同時に、この高
電圧が直接にソースに印加されるＰチャネルＭＯＳトラ
ンジスタはゲートに活性化制御信号が与えられてオンに
なっているので、このＰチャネルＭＯＳ）ランジスタの
信頼性が低下することはなく、電圧制御特性の劣化とか
電圧制御の不能などという問題はなく、この電圧制御回
路を組込んだ集積回路の信頼性が低下することはない。
しかも、上記電圧発生回路からの電圧入力かない時には
、上記ＰチャネルＭＯ８）ランジスタはオフになってお
り、電圧制御回路には直流電流が流れず、不要な消費電
流は生じない。
第３の発明の電圧制御回路は、テスト時などに、制御対
象である電圧発生回路の基準電位端の電位が電圧発生回
路の電圧出力端の電位よりも高くなることがあっても、
基板・ゲート・ドレイン相互が接続されているＰチャネ
ルＭＯＳトランジスタのＰＮ接合ダイオードの存在によ
り、上記準電位端側から電圧出力端側へ逆方向に電流が
流れることは阻止され、不要な直流電流が流れることは
ない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、本発明の電圧制御回路を内蔵する半導体集積
回路、例えば不揮発性メモリの一部を示しており、外部
から電圧入力端１を経て供給される電圧入力Ｖｌから例
えば消去用の高電圧を発生するための昇圧回路２の出力
側に、出力電圧Ｖ　ｏｕｔのレベルを一定に制御するた
めに電圧制御回路３が接続されている。
なお、第１図中、Ｖｃｃは通常の電源電圧、Ｖｓｓは接
地電位、ＥＮは活性化制御信号、４はこの活性化制御信
号ＥＮを反転して電圧制御回路３に活性化制御信号ＥＮ
を供給するインバータである。
この電圧制御回路３は、例えば第２図に示すようにエン
ハンスメント型ＰチャネルＭＯ８）ランジスタ群により
構成されている。即ち、制御対象である電圧発生回路の
電圧出力端と基準電位端との間（つまり、昇圧回路２の
電圧出力端ａと電圧入力端１と間）に、それぞれソース
・基板相互が接続されると共にそれぞれゲートψドレイ
ン相互が接続され、直列接続された複数個のＰチャネル
ＭＯＳ）ランジスタＰ２〜Ｐ　（ｎ−１）が接続されて
いる。
昇圧回路２の電圧出力端ａと上記直列接続された複数個
のＰチャネルＭＯＳ）ランジスタＰ２〜Ｐ　（ｎ−１）
の一端側（ＰチャネルＭＯＳトランジスタＰ２のソース
・基板相互接続点）との間に、ソース・基板相互が接続
されると共にゲートに活性化制御信号ＥＮが与えられる
１個のＰチャネルＭＯＳ）ランジスタＰｌのソース・ド
レイン間が挿入されている。
また、上記直列接続された複数個のＰチャネルＭＯＳト
ランジスタＰ　２〜Ｐ　（ｎ−１）の他端側（Ｐチャネ
ルＭＯＳ）ランジスタＰ　（ｎ−１）のゲート・ドレイ
ン相互接続点）と昇圧回路２の電圧入力端１との間に、
基板やゲートやドレイン相互が接続された１個のＰチャ
ネルＭＯＳ）ランジスタＰｎ（または、１個のダイオー
ドでもよい）が挿入されている。
次に、この電圧制御回路３の動作について第３図を参照
して説明する。活性化制御信号ＥＮが非活性状態、即ち
、信号ＥＮが低レベル″Ｌ″、反転信号ＥＮが高レベル
“Ｈ″の時には、昇圧回路２が非動作状態、Ｐチャネル
ＭＯＳトランジスタＰｌがオフ状態であり、電圧制御回
路３はオフ状態である。時刻ｔｉに、活性化制御信号Ｅ
Ｎが活性状態になると、昇圧回路２が活性化されると同
時にＰチャネルＭＯＳトランジスタＰ１がオンになる。
これにより、昇圧回路２の昇圧出力が立上がり、図示点
線のように徐々に上昇するが、出力電圧Ｖ　ｏｕｔは電
圧制御回路３によりほぼ一部レベルとなるように制御さ
れる。ここで、電圧入力端１の電圧をｖｔ、ｐチャネル
ＭＯＳトランジスタＰｎのＰＮ接合ダイオードの順方向
電圧をｖｐＳｐチャネルＭＯＳ）ランジスタＰ　１−　
Ｐ　（ｎ−１）の各閾値電圧をＶＴＨで表すと、 Ｖｏ　ｕ　ｔ　＝Ｖ１　＋ＶＦ　＋　（ｎ　−１）　　
ｌ　ＶＴＩＩとなる。
なお、第４図は、出力電圧Ｖ　Ｏｕｔと電圧制御回路３
の電流との関係を示している。
上記電圧制御回路３によれば、複数のＰチャネルＭＯＳ
トランジスタが使用されているので、バックゲートバイ
アス効果をあまり受けないで済み、所望の電圧制御特性
を得るためのＰチャネルＭＯＳ）ランジスタの接続段数
の設定が容易になり、電圧制御特性の信頼性が向上する
。
また、上記電圧制御回路３は、昇圧回路２から急激に高
電圧が印加されても、この高電圧が直接にソースに印加
されるＰチャネルＭＯＳトランジスタＰＩは同時にオン
になっているので、このＰチャネルＭＯＳトランジスタ
Ｐ１の信頼性が低下することはなく、電圧制御特性の劣
化とか電圧制御の不能などという問題はなく、この電圧
制御回路３を組込んだ集積回路の信頼性が低下すること
はない。
しかも、昇圧回路２からの電圧入力がない時には、Ｐチ
ャネルＭＯＳ）ランジスタＰｌはオフになっており、電
圧制御回路３には直流電流が流れず、不要な消費電流は
生じない。
また、上記電圧制御回路３は、テスト時などに、電圧入
力端１の電位が昇圧回路２の電圧出力端ａの電位よりも
高くなることがあっても、ＰチャネルＭＯＳ）ランジス
タＰｎのＰＮ接合ダイオードの存在により、電圧入力端
１側から電圧出力端ａ側へ逆方向に電流が流れることは
阻止され、不要な直流電流が流れることはない。
なお、第５図は、電圧制御回路３におけるＰチャネルＭ
ＯＳ）ランジスタＰｎおよび、これに接続されているＰ
チャネルＭＯＳ）ランジスタＰ（ｒ＋−１＞部を取出し
、その断面構造を示している。
即ち、５０はＰ型半導体基板、５１・・・はＮウェル、
５２・・・はソース用のＰ÷型不純物領域、５３・・・
はドレイン用のＰ◆型不純物領域、５４・・・はゲート
電極、５５．・・・はＮ十型ウェル電極、５６・・・は
配線である。この図から分かるように、電圧入、力端１
に基板（Ｎウェル）幸ゲートードレイン相互が接続され
ているＰチャネルＭＯＳトランジスタＰｎは、ソース会
基板間にＰＮ接合ダイオード５７が形成されているので
、電圧入力端１側からの電流の逆流を阻止することが可
能になっている。
なお、上記実施例のＰチャネルＭＯＳ）ランジスタＰｌ
は必要に応じて省略してもよく、同様に、ＰチャネルＭ
ＯＳトランジスタＰｎも必要に応じて省略してもよい。
［発明の効果］ 上述したように本発明によれば、所望の電圧制御特性を
得るためのＭＯＳトランジスタの接続段数の設定が容易
になり、電圧制御特性の信頼性を向上し得る電圧＃Ｉ御
回路を実現できる。
また、本発明によれば、制御対象である電圧発生回路か
ら急激に高電圧が印加されても、この高電圧によりＭＯ
Ｓトランジスタの信頼性が低下することを防止でき、し
かも、上記電圧発生回路からの電圧入力がない時には直
流電流による不要な消Ｓ［流を防止し得る電圧制御回路
を実現できる。
また、本発明によれば、テスト時などに制御対象である
電圧発生回路の基準電位側の出力端の電位が、この電圧
発生回路の電圧出力端の電位よりも高くなっても、不要
な直流電流が流れることを防止し得る電圧制御回路を実
現できる。
【図面の簡単な説明】
第１図は本発明の電圧制御回路を内蔵する半導体集積回
路の一部を示す構成説明図、第２図は第１図中の電圧制
御回路の一実施例を示す回路図、第３図は第２図の電圧
制御回路の制御特性を示す図、第４図は第２図の電圧制
御回路の電圧対電流特性を示す図、第５図は第２図の電
圧制御回路中のＭＯＳ）ランジスタの一部を示す断面図
、第６図は従来の電圧制御回路を内蔵する半導体集積回
路の一部を示す構成説明図、第７図は第６図中の従来の
電圧制御回路を示す回路図である。 １・・・電圧入力端、２・・・昇圧回路、３・・・電圧
制御回路、４・・・インバータ、ａ・・・昇圧回路２の
電圧出力端、ＰＩ−Ｐｎ・・・ＰチャネルＭＯＳ）ラン
ジスタ。

Claims (3)

    【特許請求の範囲】
  1. （１）半導体集積回路に設けられた電圧発生回路の電圧
    出力端と基準電位端との間に複数個のＰチャネルＭＯＳ
    トランジスタが直列接続され、この各ＰチャネルＭＯＳ
    トランジスタは、それぞれソース・基板相互が接続され
    ると共にそれぞれゲート・ドレイン相互が接続されてい
    ることを特徴とする電圧制御回路。
  2. （２）前記電圧発生回路の電圧出力端と前記直列接続さ
    れた複数個のＰチャネルＭＯＳトランジスタの一端側と
    の間に、ソース・基板相互が接続されると共にゲートに
    前記制御対象である電圧発生回路の活性化制御信号に同
    期して活性化制御信号が与えられる１個のＰチャネルＭ
    ＯＳトランジスタが挿入されてなることを特徴とする請
    求項１記載の電圧制御回路。
  3. （３）前記直列接続された複数個のＰチャネルＭＯＳト
    ランジスタの他端側と前記電圧発生回路の基準電位端と
    の間に、基板・ゲート・ドレイン相互が接続されている
    １個のＰチャネルＭＯＳトランジスタまたは１個のダイ
    オードが挿入されてなることを特徴とする請求項１また
    は２記載の電圧制御回路。
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