RU2137294C1 - Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме - Google Patents

Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме Download PDF

Info

Publication number
RU2137294C1
RU2137294C1 RU97114100A RU97114100A RU2137294C1 RU 2137294 C1 RU2137294 C1 RU 2137294C1 RU 97114100 A RU97114100 A RU 97114100A RU 97114100 A RU97114100 A RU 97114100A RU 2137294 C1 RU2137294 C1 RU 2137294C1
Authority
RU
Russia
Prior art keywords
transistor
terminal
gate
transistors
output
Prior art date
Application number
RU97114100A
Other languages
English (en)
Other versions
RU97114100A (ru
Inventor
Ханнеберг Армин
Темпель Георг
Original Assignee
Сименс АГ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сименс АГ filed Critical Сименс АГ
Publication of RU97114100A publication Critical patent/RU97114100A/ru
Application granted granted Critical
Publication of RU2137294C1 publication Critical patent/RU2137294C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

Для включения высокого отрицательного напряжения (-Vpp), например, в качестве программирующего напряжения на линии слов флеш-накопителя (Flash) указаны два варианта устройств, которые выполнены только на транзисторах того же типа проводимости, что и подложка. Технический результат: за счет этого можно отказаться от глубоких изолированных ванн, которые требуют специальной технологии. 2 с. и 4 з.п. ф-лы, 3 ил.

Description

При реализации электронных схем в виде интегральной схемы на полупроводниковом кристалле иногда является необходимым подключать более высокие, чем напряжения питания, напряжения на кристалле к схемам или их частям. Эти высокие положительные или отрицательные напряжения могут при этом или подводиться к кристаллу дополнительно к обычным напряжениям питания или создаваться посредством насосов заряда на кристалле из напряжений питания. В каждом случае следует заботиться о надежном и быстром включении, причем падение напряжения на переключателе должно быть как можно малым.
В современных флеш-накопителях (Flash - стираемые световой вспышкой накопители), а в будущем также и для стандартных электронно-стираемых программируемых постоянных накопителей (EEPROM) необходимо прикладывать к ним для выбора линии слов отрицательное напряжение линии слов. Не выбранные линии слов удерживаются в этом случае на потенциале 0 В.
В EP 0456623 A2 импульсным положительным высоким напряжением через конденсатор в схеме инвертирования напряжения затвор p-МОП-передаточного транзистора имеет отрицательную полярность, так что отрицательное напряжение попадает от насоса заряда к линии слов накопителя. Вследствие токов утечки в соединениях эта схема должна эксплуатироваться в пакетном режиме работы. Это значит, что до конца программирования требуются повторяющиеся импульсы, откуда получается высокая мощность потерь.
Так как на кристалле накопителя кроме накопительных ячеек в большинстве случаев выполнены дополнительно имеющиеся логические схемы в МОП-технике и такие схемы таким образом в соответствии со стандартом эксплуатируются с чисто положительными напряжениями, должна быть гарантирована изоляция отрицательного напряжения относительно подложки полупроводниковой интегральной схемы. Это может достигаться, например, посредством изолированных ванн в так называемой технике "triple well".
При этом в p-подложке p-ванна для n-канальных транзисторов расположена в глубокой n-ванне и изолирована ею от p-подложки. Такая глубокая ванна получается за счет высокоэнергетического внедрения, обычно от 1 доз МэВ, с фосфором в качестве легирующего материала или за счет более низкой энергии и экстремально долгого времени диффузии.
Задачей изобретения является указание МОП-устройства для включения отрицательных, а в форме дальнейшего развития также положительных высоких напряжений посредством чисто положительного уровня включения на полупроводниковой интегральной схеме, которая не требует никакой изолированной ванны (никаких изолированных ванн).
Эта задача решается устройствами согласно пунктам 1 и 3 формулы изобретения. Предпочтительные дальнейшие формы развития изобретения приведены в зависимых пунктах формулы изобретения.
Особое преимущество соответствующего изобретению устройства заключается в том, что для технологической реализации не требуются никакие дорогие установки или соответственно большие времена нагрева для операции диффузионного процесса. Не нужны также никакие дополнительные операции процесса, так как в КМОП-технике транзисторы того же типа проводимости, что и подложка, уже реализованы в ванне и таким образом такая операция процесса при реализации КМОП-техники уже имеется.
Соответствующее изобретению устройство является особенно пригодным для включения отрицательных или в форме дальнейшего развития также положительных программирующих или соответственно стирающих напряжений на линиях слов флеш-накопителя (Flash-) или также электронно-стираемого программируемого постоянного накопителя (EEPROM), причем каждый раз можно выбирать только одну линию слов.
Изобретение поясняется ниже на примерах выполнения с помощью фигур. При этом на фигурах показано:
фигура 1 - первый вариант соответствующего изобретению устройства,
фигура 2 - второй вариант соответствующего изобретению устройства и
фигура 3 - представление подлежащих приложению к первому варианту напряжений, чтобы получить желаемое выходное напряжение.
Показанное на фигуре 1 устройство позволяет включать приложенное на его первом выводе 1 высокое напряжение Vpp или приложенное на втором выводе 2 высокое отрицательное напряжение -Vpp в зависимости от входного сигнала IN,
Figure 00000002
на управляющих выводах 3, 4, 5 на выходной вывод OUT. Пример относится к реализации устройства в виде интегральной схемы в p-подложке с выполненными в n-ваннах p-канальными транзисторами. Эквивалентным образом конечно могут реализовываться в n-подложке n-канальные транзисторы. Между первым выводом 1 и вторым выводом 2 включена первая последовательная схема из первого транзистора P1 и второго транзистора P2, а также параллельно ей вторая последовательная схема из третьего транзистора P3 и четвертого транзистора P4. Выводы затворов второго и четвертого транзисторов P2, P4 соединены также со вторым выводом 2, так что оба транзистора P2, P4 действуют как реализованные на диодах источники тока. Вывод затвора третьего транзистора P3 соединен с точкой соединения K1 первого и второго транзисторов P1, P2, а вывод затвора первого транзистора P1 соединен с образующей выходной вывод OUT точкой соединения третьего транзистора P3 и четвертого транзистора P4. Транзисторы P1 - P4 при этом имеют такие параметры, что в случае, когда второй и четвертый транзисторы P2, P4 включены проводяще, сначала точка соединения K1 первого и второго транзисторов P1, P2 подтягивается до второго вывода 2 так, что третий транзистор P3 проводит и таким образом подтягивает выходной вывод OUT до положительного потенциала, приложенного на первом выводе 1, так что первый транзистор P1 запирается. Параллельно нагрузочному участку первого транзистора P1 включен нагрузочный участок пятого транзистора P5. Вывод затвора этого пятого транзистора P5 соединен с управляющим выводом 3.
С этой частью представленного на фигуре 1 устройства уже возможно приложенное на выводе 2 высокое отрицательное напряжение -Vpp включать на выходной вывод OUT посредством приложенного на управляющем входе 3 входного сигнала IN, если на первом выводе 1 приложено напряжение питания Vcc полупроводниковой интегральной схемы. Это представлено на фигуре 3 в обозначенных I и II временных интервалах. Пока на управляющем выводе 3 состояние входного сигнала IN соответствует высокому логическому уровню High, а именно для КМОП-схем соответствует примерно значению положительного напряжения питания Vcc, пятый транзистор P5 запирается. Так как второй и четвертый транзисторы P2, P4 находятся в проводящем состоянии, то вследствие подходящего выбора параметров транзисторов P1-P4 точка соединения K1 первого и второго транзисторов подтягивается до потенциала -Vpp на втором выводе 2 так, что третий транзистор P3 проводит и таким образом подтягивает выходной вывод OUT до потенциала напряжения питания Vcc, приложенного на первом выводе 1, за счет чего первый транзистор P1 запирается и устройство за счет этого блокировано в этом состоянии. Это состояние представлено во временном интервале I фигуры 3. Если теперь, как показано во временном интервале II фигуры 3, состояние входного сигнала IN на управляющем входе 3 изменяется до низкого логического состояния Low, то есть принимает таким образом значение 0 В, то пятый транзистор P5 проводит, за счет чего точка соединения K1 подтягивается до потенциала напряжения питания Vcc и за счет этого третий транзистор P3 запирается. Теперь вследствие проводящего четвертого транзистора P4 выходной вывод OUT подтягивается до приложенного на втором выводе 2 высокого отрицательного потенциала -Vpp, за счет чего первый транзистор P1 также проводит и за счет этого устройство снова блокируется в этом состоянии.
Если также приложенное на первом выводе 1 высокое положительное напряжение Vpp должно иметь возможность проключаться к выходному выводу OUT, то описанная до сих пор схема должна быть дополнена в соответствии с устройством согласно фигуры 1. Для этого параллельно к нагрузочному участку третьего транзистора P3 включен нагрузочный участок шестого транзистора P6. Между первым выводом 1 и выводом затвора шестого транзистора P6 включен нагрузочный участок седьмого транзистора P7, вывод затвора которого соединен с выходным выводом OUT. Вывод затвора шестого транзистора P6 через нагрузочный участок первого n-канального транзистора N1 соединен с управляющим входом 6 для инвертированного входного сигнала
Figure 00000003
причем вывод затвора первого n-канального транзистора N1 соединен с управляющим входом 4 для входного сигнала IN. Вывод затвора первого n-канального транзистора N1 мог бы, конечно, точно также быть соединен с управляющим входом 3. Так как первый n-канальный транзистор N1 ни на одном из своих выводов не может придти в контакт с высоким отрицательным потенциалом -Vpp, является также ненужным выполнять его в глубокой ванне. Чтобы проключать к выходному выводу OUT высокое положительное напряжение Vpp, его прикладывают на первом выводе 1 вместо напряжения питания Vcc. Второй вывод 2 удерживается в подвешенном состоянии, что может происходить или путем отключения источника для высокого отрицательного потенциала -Vpp или за счет того, что выход этого источника принимает высокоомное состояние.
Пока входной сигнал IN и дальше принимает низкое логическое состояние Low, выходной вывод OUT остается соединенным через четвертый транзистор P4 со вторым выводом 2 и таким образом также находится в подвешенном состоянии. Это представлено во временном интервале III на фигуре 3. Если, однако, входной сигнал IN принимает высокое логическое состояние High, то пятый транзистор P5 снова запирается, в то время как первый n-канальный транзистор N1 проключается и тем самым на затворе шестого транзистора P6 прикладывается низкое логическое состояние Low, в результате чего он становится проводящим и подтягивает выходной вывод OUT до высокого положительного потенциала Vpp, приложенного на первом выводе 1. За счет этого седьмой транзистор P7 надежно запирается, так что шестой транзистор P6 остается в проводящем состоянии. Этот случай представлен во временном интервале IV фигуры 3.
При применении представленного на фигуре 1 устройства согласно изобретению во флеш-накопителе каждой линии слов придают в соответствие такое устройство и через выбор состояния входного сигнала IN приложенное на первом выводе 1 высокое положительное напряжение Vpp или приложенное на втором выводе 2 высокое отрицательное напряжение -Vpp может прикладываться к выходному выводу OUT устройства и таким образом необходимое стирающее или соответственно программирующее напряжение прикладывается к соответствующей линии слов флеш-накопителя.
Фигура 2 показывает другое соответствующее изобретению устройство, в котором к выходному выводу OUT этого устройства может включаться или высокое положительное напряжение Vpp или высокое отрицательное напряжение -Vpp. Какое из этих напряжений проключается, зависит опять-таки от того, какое состояние принимает входной сигнал IN на управляющих входах 3 - 6 для этого входного сигнала IN или соответственно инвертированный входной сигнал
Figure 00000004
а также от состояния управляющего сигнала MODE, приложенного к другому входному выводу 7. Также и в этом варианте все транзисторы, которые могут придти в контакт с высоким отрицательным напряжением -Vpp, являются транзисторами того же типа проводимости, что и подложка, в примере на фигуре 2, где предположена p-подложка, показанные там транзисторы являются таким образом p-канальными транзисторами. Между выходным выводом OUT и вторым выводом 2 для высокого отрицательного потенциала -Vpp включен нагрузочный участок первого транзистора P10. Между выводом затвора этого первого транзистора P10 и вторым выводом 2 включен нагрузочный участок второго транзистора P20 и параллельно к нему нагрузочный участок третьего транзистора P30. Вывод затвора этого третьего транзистора P30 соединен с его выводом истока, так что этот транзистор включен в качестве диода. Если теперь на выводе затвора второго транзистора P20 приложено высокое отрицательное напряжение, то этот второй транзистор P20 проключается, за счет этого вывод затвора первого транзистора P10 подтягивается до приложенного на втором выводе 2, высокого отрицательного потенциала -Vpp. За счет этого, с одной стороны, первый транзистор P10 проключается, вследствие чего высокий отрицательный потенциал -Vpp проключается к выходному выводу OUT, и, с другой стороны, включенный в качестве диода третий транзистор P30 начинает проводить, в результате чего вывод затвора первого транзистора P10 удерживается на высоком отрицательном потенциале -Vpp. За счет этого является возможным нагружать вывод затвора второго транзистора P20 только импульсным отрицательным напряжением. Оно производится из высокого положительного импульса напряжения порядка 18 В посредством схемы инвертирования напряжения INV. Эта схема инвертирования напряжения INV образована обычным образом из конденсатора С, который включен последовательно с пятым транзистором P30, включенным в качестве диода в прямом направлении, и шестым транзистором P60, включенным в качестве диода в направлении запирания, который соединен с точкой соединения конденсатора С и пятого транзистора P50. Не соединенный с транзисторами P50, P60 вывод конденсатора С образует входной вывод, а анод включенного в направлении запирания диода P60 - выходной вывод схемы инвертирования напряжения INV.
Если, например, во флеш-накопителе одна из многих линий слов должна быть нагружена отрицательным программирующим напряжением, то каждая из линий слов может быть соединена с выходным выводом такого соответствующего изобретению устройства. Чтобы выбрать одно из устройств, можно прикладывать к подлежащему выбору устройству или положительный (например, 18 В) импульс напряжения, или соединять вывод затвора второго транзистора P20 через нагрузочный участок четвертого транзистора P40 с управляющим выводом 40, который нагружен инвертированным входным сигналом
Figure 00000005
Вывод затвора этого четвертого транзистора P40 соединен при этом с входным выводом 30, который нагружен неинвертированным входным сигналом IN. Если входной сигнал принимает состояние высокого уровня High, то четвертый транзистор P40 запирается так, что отрицательный импульс напряжения проключается с выхода схемы инвертирования напряжения INV к выводу затвора второго транзистора P20. Однако если входной сигнал принимает состояние низкого логического уровня Low, то четвертый транзистор P40 проводит, так что отрицательный импульс напряжения отводится с выхода схемы инвертирования напряжения INV к входному выводу 40 через четвертый транзистор P40. Путем выбора состояния входного сигнала IN на приданных в соответствие различным линиям слов флеш-накопителя устройствах могут быть выбраны соответствующие устройства и таким образом линии слов.
На фигуре 2 показано, кроме того, устройство 100 для включения высокого положительного напряжения Vpp к выходному выводу OUT, которое, например, известно из публикации Proceedings ISSCC 1991, стр. 260. Выход этой схемы соединен через седьмой транзистор P70 с выходным выводом OUT, причем вывод затвора этого седьмого транзистора P70 соединен с входным выводом 70 для управляющего сигнала MODE. Если на выходном выводе OUT должно включаться высокое отрицательное напряжение -Vpp, то на входном выводе 70 управляющий сигнал MODE должен принимать высокое логическое состояние High, так что седьмой транзистор P70 запирается и тем самым высокое отрицательное напряжение -Vpp от устройства 100 для включения высоких положительных напряжений изолировано, так как оно содержит также n-канальные транзисторы, которые не должны выполняться в глубоких изолирующих ваннах.
В устройстве для включения высоких положительных напряжений между первым выводом 1 для положительных напряжений и выводом корпуса включена последовательная схема из восьмого транзистора P80 и первого n-канального транзистора N10. Выводы затворов этих обоих транзисторов соединены друг с другом и через нагрузочный участок второго n-канального транзистора N20 с управляющим выводом 50, к которому может прикладываться входной сигнал IN. Вывод затвора этого второго n-канального транзистора N20 соединен с входным выводом 60, к которому может прикладываться инвертированный входной сигнал
Figure 00000006
Точка соединения восьмого транзистора P80 и первого n-канального транзистора N10 образует выходной вывод этого устройства 100 для включения высоких положительных напряжений и соединена с выводом затвора девятого транзистора P90, нагрузочный участок которого расположен между первым выводом 1 и точкой соединения выводов затвора восьмого транзистора P80 и первого n-канального транзистора N10.

Claims (6)

1. МОП-устройство включения высоких напряжений на полупроводниковой интегральной схеме, отличающееся тем, что оно содержит первый транзистор, который расположен последовательно со вторым транзистором между первым выводом для положительных напряжений и вторым выводом для высокого отрицательного напряжения, третий транзистор, который расположен последовательно с четвертым транзистором между первым выводом и вторым выводом, причем первый и третий транзисторы соединены непосредственно с первым выводом, причем выводы затвора второго и четвертого транзисторов соединены со вторым выводом, причем вывод затвора первого транзистора соединен с образующей выходной вывод точкой соединения третьего и четвертого транзисторов, причем вывод затвора третьего транзистора соединен с точкой соединения первого и второго транзисторов, причем пятый транзистор своим нагрузочным участком включен параллельно нагрузочному участку первого транзистора и вывод затвора этого пятого транзистора образует управляющий вывод для входного сигнала, причем выполненные в n-ванне транзисторы и подложка являются p-проводящими, причем транзисторы имеют такие параметры, что при приложении положительного напряжения на первый вывод, отрицательного напряжения на второй вывод и положительного напряжения на управляющий вывод сначала точка соединения между первым и вторым транзисторами подтягивается до второго вывода.
2. МОП-устройство по п. 1, отличающееся тем, что параллельно к нагрузочному участку третьего транзистора включен нагрузочный участок шестого транзистора, затвор которого через нагрузочный участок восьмого транзистора соединен с выводом для инвертированного входного сигнала, что вывод затвора восьмого транзистора соединен с управляющим выводом для входного сигнала, что между первым выводом и выводом затвора шестого транзистора образован нагрузочный участок седьмого транзистора, вывод затвора которого соединен с выходным выводом, и шестой и седьмой транзисторы выполнены в виде транзисторов одного и того же типа проводимости, как и подложка в ванне, а восьмой транзистор выполнен противоположного типа проводимости.
3. МОП-устройство включения высоких напряжений на полупроводниковой интегральной схеме, отличающееся тем, что оно содержит первый транзистор, нагрузочный участок которого включен между выходным выводом и вторым выводом для высокого отрицательного напряжения, второй транзистор, нагрузочный участок которого включен между выводом затвора первого транзистора и вторым выводом, третий транзистор, нагрузочный участок которого включен параллельно нагрузочному участку второго транзистора и вывод затвора которого соединен с его выводом истока, причем выполненные по меньшей мере в одной ванне транзисторы и полупроводниковая подложка являются p-проводящими и причем вывод затвора второго транзистора через схему инвертирования напряжения соединен с выводом для высокого положительного импульса напряжения.
4. МОП-устройство по п.3, отличающееся тем, что вывод затвора второго транзистора через нагрузочный участок четвертого транзистора соединен с управляющим выводом для инвертированного входного сигнала, что вывод затвора четвертого транзистора соединен с управляющим выводом для входного сигнала и что транзистор выполнен того же типа проводимости, как и полупроводниковая подложка, и в ванне.
5. МОП-устройство по любому из пп.3 или 4, отличающееся тем, что схема инвертирования напряжения образована конденсатором, первый вывод которого образует входной вывод схемы инвертирования напряжения и второй вывод которого соединен через пятый транзистор, который включен в качестве диода в прямом направлении, с выводом корпуса и через шестой транзистор, который включен в качестве диода в направлении запирания, с выходным выводом схемы инвертирования напряжения, причем транзисторы выполнены того же типа проводимости, как и полупроводниковая подложка и по меньшей мере в одной ванне.
6. МОП-устройство по любому из пп.3 - 5, отличающееся тем, что выходной вывод через седьмой транзистор соединен с устройством включения высоких положительных напряжений, причем вывод затвора седьмого транзистора соединен с управляющим выводом для управляющего сигнала.
RU97114100A 1995-01-24 1995-12-29 Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме RU2137294C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19502116A DE19502116C2 (de) 1995-01-24 1995-01-24 MOS-Schaltungsanordnung zum Schalten hoher Spannungen auf einem Halbleiterchip
DE19502116.9 1995-01-24
PCT/DE1995/001875 WO1996023356A1 (de) 1995-01-24 1995-12-29 Mos-schaltungsanordnung zum schalten hoher spannungen auf einem halbleiterchip

Publications (2)

Publication Number Publication Date
RU97114100A RU97114100A (ru) 1999-06-20
RU2137294C1 true RU2137294C1 (ru) 1999-09-10

Family

ID=7752210

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97114100A RU2137294C1 (ru) 1995-01-24 1995-12-29 Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме

Country Status (12)

Country Link
US (1) US5925905A (ru)
EP (1) EP0806083B1 (ru)
JP (1) JP2950999B2 (ru)
KR (1) KR100358255B1 (ru)
CN (1) CN1096146C (ru)
AT (1) ATE172068T1 (ru)
DE (2) DE19502116C2 (ru)
ES (1) ES2123300T3 (ru)
IN (1) IN186226B (ru)
RU (1) RU2137294C1 (ru)
UA (1) UA42048C2 (ru)
WO (1) WO1996023356A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2601172C2 (ru) * 2015-04-03 2016-10-27 Акционерное Общество "Научно-Исследовательский Институт Микроэлектронной Аппаратуры "Прогресс" Переключатель с высокой изоляцией
RU2775297C1 (ru) * 2022-02-08 2022-06-29 Юрий Николаевич Цыбин Способ и устройство коммутации напряжения питания

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2776144B1 (fr) * 1998-03-13 2000-07-13 Sgs Thomson Microelectronics Circuit de commutation de signaux analogiques d'amplitudes superieures a la tension d'alimentation
US6288603B1 (en) 2000-06-16 2001-09-11 Stmicroelectronics S.R.L. High-voltage bidirectional switch made using high-voltage MOS transistors
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
KR100413590B1 (ko) * 2001-10-16 2004-01-07 월드탑텍(주) 소스전압 극성절환장치
JP3928938B2 (ja) * 2002-05-28 2007-06-13 シャープ株式会社 電圧変換回路および半導体装置
DE10246083B3 (de) * 2002-09-27 2004-03-04 Alpha Microelectronics Gmbh Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal
US6914791B1 (en) 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
US7829928B2 (en) * 2006-06-26 2010-11-09 System General Corp. Semiconductor structure of a high side driver and method for manufacturing the same
US8723578B1 (en) 2012-12-14 2014-05-13 Palo Alto Research Center Incorporated Pulse generator circuit
US9793881B2 (en) * 2013-08-05 2017-10-17 Samsung Electronics Co., Ltd. Flip-flop with zero-delay bypass mux
CN104579256B (zh) * 2014-12-23 2017-05-24 昆山锐芯微电子有限公司 电平切换电路和电平切换装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1236069A (en) * 1967-11-06 1971-06-16 Hitachi Ltd A bistable driving circuit
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
IT1239781B (it) * 1990-05-08 1993-11-15 Texas Instruments Italia Spa Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
US5335200A (en) * 1993-01-05 1994-08-02 Texas Instruments Incorporated High voltage negative charge pump with low voltage CMOS transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2601172C2 (ru) * 2015-04-03 2016-10-27 Акционерное Общество "Научно-Исследовательский Институт Микроэлектронной Аппаратуры "Прогресс" Переключатель с высокой изоляцией
RU2775297C1 (ru) * 2022-02-08 2022-06-29 Юрий Николаевич Цыбин Способ и устройство коммутации напряжения питания

Also Published As

Publication number Publication date
DE59503885D1 (de) 1998-11-12
DE19502116C2 (de) 1998-07-23
EP0806083B1 (de) 1998-10-07
CN1178040A (zh) 1998-04-01
EP0806083A1 (de) 1997-11-12
ES2123300T3 (es) 1999-01-01
IN186226B (ru) 2001-07-14
JPH10502786A (ja) 1998-03-10
WO1996023356A1 (de) 1996-08-01
ATE172068T1 (de) 1998-10-15
CN1096146C (zh) 2002-12-11
JP2950999B2 (ja) 1999-09-20
UA42048C2 (ru) 2001-10-15
US5925905A (en) 1999-07-20
KR100358255B1 (ko) 2003-01-15
DE19502116A1 (de) 1996-08-08
KR19980701601A (ko) 1998-05-15

Similar Documents

Publication Publication Date Title
US5335200A (en) High voltage negative charge pump with low voltage CMOS transistors
KR100296783B1 (ko) 레벨시프터회로
US5128560A (en) Boosted supply output driver circuit for driving an all N-channel output stage
US4565960A (en) Power supply switching circuit
EP0442688A2 (en) Switching circuit
JPH02215154A (ja) 電圧制御回路
KR0131161B1 (ko) 정 전류 발생 장치
US5270589A (en) Input/output buffer circuit for semiconductor integrated circuit
RU2137294C1 (ru) Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме
JPH06261538A (ja) 高電圧チャ−ジ・ポンプ
JPS61290817A (ja) Ｃｍｏｓ高電圧スイツチ
CA2201853A1 (en) High voltage level shifter for switching high voltage in non-volatile memory integrated circuits
JPH05250888A (ja) レベルシフタ回路
US4317051A (en) Clock generator (buffer) circuit
JPH07220484A (ja) 電圧変換装置
US5786719A (en) Mode setting circuit and mode setting apparatus used to select a particular semiconductor function
US6242971B1 (en) Monolithically integrated selector for electrically programmable memory cell devices
US6191642B1 (en) Charge pump circuit
US6512698B2 (en) Semiconductor device
JPS61277227A (ja) 高電圧絶縁回路
US5670908A (en) Circuit for controlling output voltage from charge pump
EP0442347A2 (en) Selecting one of a plurality of voltages without overlap
KR100358254B1 (ko) 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법
KR100415472B1 (ko) 반도체 회로
US7148739B2 (en) Charge pump element with body effect cancellation for early charge pump stages

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20081230