JPH05250888A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH05250888A JPH05250888A JP22775492A JP22775492A JPH05250888A JP H05250888 A JPH05250888 A JP H05250888A JP 22775492 A JP22775492 A JP 22775492A JP 22775492 A JP22775492 A JP 22775492A JP H05250888 A JPH05250888 A JP H05250888A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【目的】 供給電圧よりも高い電圧および基準電圧より
も低い電圧を選定してスイッチングするように機能する
ＦＥＴＴｒインバータレベルシフタを提供する。 【構成】 レベルシフタ回路はディープＮタンクを含み
基準電圧Ｖｓｓに接続されたＰ型基板上に形成される。
第１〜第４のＦＥＴＴｒ（Ｐ１，Ｐ２，Ｎ１，Ｎ２）は
それぞれ第１、第２のＮ＋ドープト領域、Ｎ＋ドープト
領域、Ｐ＋ドープト領域、Ｎ＋ドープト領域を有し、Ｐ
１の第１、第２のドープト領域は出力および負電圧Ｖｎ
に接続され、Ｐ２はＰ１へ帰還接続され、Ｎ１の第１、
第２のドープト領域は出力および供給電圧よりも正であ
る電圧Ｖｐに接続され、Ｎ１の第５のドープト領域も電
圧Ｖｐに接続され、Ｎ２はＮ１へ帰還接続されている。
も低い電圧を選定してスイッチングするように機能する
ＦＥＴＴｒインバータレベルシフタを提供する。 【構成】 レベルシフタ回路はディープＮタンクを含み
基準電圧Ｖｓｓに接続されたＰ型基板上に形成される。
第１〜第４のＦＥＴＴｒ（Ｐ１，Ｐ２，Ｎ１，Ｎ２）は
それぞれ第１、第２のＮ＋ドープト領域、Ｎ＋ドープト
領域、Ｐ＋ドープト領域、Ｎ＋ドープト領域を有し、Ｐ
１の第１、第２のドープト領域は出力および負電圧Ｖｎ
に接続され、Ｐ２はＰ１へ帰還接続され、Ｎ１の第１、
第２のドープト領域は出力および供給電圧よりも正であ
る電圧Ｖｐに接続され、Ｎ１の第５のドープト領域も電
圧Ｖｐに接続され、Ｎ２はＮ１へ帰還接続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリデバイスに
関し、より詳細には供給および基準電圧を使用して供給
電圧よりも高い電圧のスイッチングおよび負電圧のスイ
ッチングを行う電界効果型トランジスタ回路に関する。
このような正および負電圧をシフトする回路は、例え
ば、電気的消去可能、電気的プログラマブル、読取専用
メモリ（ＥＥＰＲＯＭ）アレイ等の非揮発性メモリアレ
イのロー線ドライバ回路内で使用される。
関し、より詳細には供給および基準電圧を使用して供給
電圧よりも高い電圧のスイッチングおよび負電圧のスイ
ッチングを行う電界効果型トランジスタ回路に関する。
このような正および負電圧をシフトする回路は、例え
ば、電気的消去可能、電気的プログラマブル、読取専用
メモリ（ＥＥＰＲＯＭ）アレイ等の非揮発性メモリアレ
イのロー線ドライバ回路内で使用される。
【０００２】
【従来の技術】ＥＥＰＲＯＭメモリセルは代表的にフロ
ーティングゲート電界効果型トランジスタにより構成さ
れる。プログラムドメモリセルのフローティングゲート
は電子で充電され、電子により充電されたフローティン
グゲートの下のソースードレインはコントロールゲート
に所定の電圧を加える時に非導通とされる。非導通状態
はセンスアンプにより“ゼロ”ビットとして読み取られ
る。非プログラムドセルのフローティングゲートはコン
トロールゲートに所定の電圧を加える時に非プログラム
ドフローティングゲートの下のソースードレーンパスが
導通するように中性充電（もしくは幾分正もしくは負に
充電）される。導通状態はセンスアンプにより“１”ビ
ットとして読み取られる。
ーティングゲート電界効果型トランジスタにより構成さ
れる。プログラムドメモリセルのフローティングゲート
は電子で充電され、電子により充電されたフローティン
グゲートの下のソースードレインはコントロールゲート
に所定の電圧を加える時に非導通とされる。非導通状態
はセンスアンプにより“ゼロ”ビットとして読み取られ
る。非プログラムドセルのフローティングゲートはコン
トロールゲートに所定の電圧を加える時に非プログラム
ドフローティングゲートの下のソースードレーンパスが
導通するように中性充電（もしくは幾分正もしくは負に
充電）される。導通状態はセンスアンプにより“１”ビ
ットとして読み取られる。
【０００３】ＥＥＰＲＯＭの各カラムおよびローは数千
のフローティングゲートメモリセルを含むことができ
る。カラム内の各セルのソースはソースーカラム線に接
続され選定セルに対するソースーカラム線はセンスアン
プが選定セルを読む間基準電位もしくは接地に接続する
ことができる。カラム内の各セルのドレーンは別々のビ
ット線（ドレーン−カラム線）に接続される。ロー内の
各セルのコントロールゲートはロー線に接続される。選
定セルに対するロー線はロー線ドライバ回路によりその
セルのプログラミング中は供給電圧よりも正の電圧に接
続される。選定セルに対するロー線はそのセルの消去中
は負電圧に接続される。
のフローティングゲートメモリセルを含むことができ
る。カラム内の各セルのソースはソースーカラム線に接
続され選定セルに対するソースーカラム線はセンスアン
プが選定セルを読む間基準電位もしくは接地に接続する
ことができる。カラム内の各セルのドレーンは別々のビ
ット線（ドレーン−カラム線）に接続される。ロー内の
各セルのコントロールゲートはロー線に接続される。選
定セルに対するロー線はロー線ドライバ回路によりその
セルのプログラミング中は供給電圧よりも正の電圧に接
続される。選定セルに対するロー線はそのセルの消去中
は負電圧に接続される。
【０００４】電界効果型トランジスタ技術により、電圧
多重化技術を使用して回路接地に対して負の電圧を発生
することができる。従来の電界効果型トランジスタ工程
では、発生する負電圧を一般的に回路接地に接続されて
いる基板から絶縁させる必要があるために、チャージポ
ンプ回路はＰチャネル型デバイスしか使用しない。ま
た、トランジスタのソースもしくはドレーンと基板間の
Ｎ＋／Ｐ−接合は順バイアスもしくは直接導通して負電
圧を基準電圧Ｖｓｓへ短絡してしまうため、負電圧経路
にはＮチャネル型トランジスタを使用することはできな
い。
多重化技術を使用して回路接地に対して負の電圧を発生
することができる。従来の電界効果型トランジスタ工程
では、発生する負電圧を一般的に回路接地に接続されて
いる基板から絶縁させる必要があるために、チャージポ
ンプ回路はＰチャネル型デバイスしか使用しない。ま
た、トランジスタのソースもしくはドレーンと基板間の
Ｎ＋／Ｐ−接合は順バイアスもしくは直接導通して負電
圧を基準電圧Ｖｓｓへ短絡してしまうため、負電圧経路
にはＮチャネル型トランジスタを使用することはできな
い。
【０００５】この事実により、バルク型負バイアスを使
用するような応用に対して負電圧チャージポンプを適用
することは制限される。
用するような応用に対して負電圧チャージポンプを適用
することは制限される。
【０００６】
【発明が解決しようとする課題】負電圧をスイッチング
するメモリローデコーダ等の回路が従来開発されてい
る。しかしながら、いくつかの理由によりこれらの回路
を実施することは困難であった。その一つの理由はＰチ
ャネル型ディプレッショントランジスタに対する要求で
ある。このような別の回路では、回路の各ノードに対し
て別々の負チャージポンプを実施しなければならず、各
チャージポンプに対して独立した選定手段が必要とな
る。このような別の回路では、シリコン−オン−インシ
ュレタ技術を使用する必要がある。このような回路がＰ
チャネル型回路だけを使用する場合には、スイッチング
をコントロールするのに一層負の電圧を必要とする。
するメモリローデコーダ等の回路が従来開発されてい
る。しかしながら、いくつかの理由によりこれらの回路
を実施することは困難であった。その一つの理由はＰチ
ャネル型ディプレッショントランジスタに対する要求で
ある。このような別の回路では、回路の各ノードに対し
て別々の負チャージポンプを実施しなければならず、各
チャージポンプに対して独立した選定手段が必要とな
る。このような別の回路では、シリコン−オン−インシ
ュレタ技術を使用する必要がある。このような回路がＰ
チャネル型回路だけを使用する場合には、スイッチング
をコントロールするのに一層負の電圧を必要とする。
【０００７】最近の半導体工程の発展により、ハイパワ
ー電界効果型トランジスタを実施するためのディープＮ
−タンク工程を利用できるようになった。
ー電界効果型トランジスタを実施するためのディープＮ
−タンク工程を利用できるようになった。
【０００８】供給電圧Ｖｄｄよりも高い電圧Ｖｐおよび
基準電圧Ｖｓｓよりも低い電圧Ｖｎを選定してスイッチ
ングするように機能する電界効果型トランジスタインバ
ータレベルシフタに対するニーズがある。
基準電圧Ｖｓｓよりも低い電圧Ｖｎを選定してスイッチ
ングするように機能する電界効果型トランジスタインバ
ータレベルシフタに対するニーズがある。
【０００９】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタレベルシフタは供給電圧Ｖｄｄよりも高い電圧
Ｖｐおよび基準電圧Ｖｓｓよりも低い電圧Ｖｎをディー
プＮ−タンクを使用してセレクトおよびディセレクトし
Ｎチャネル部を基板から絶縁する。
ンジスタレベルシフタは供給電圧Ｖｄｄよりも高い電圧
Ｖｐおよび基準電圧Ｖｓｓよりも低い電圧Ｖｎをディー
プＮ−タンクを使用してセレクトおよびディセレクトし
Ｎチャネル部を基板から絶縁する。
【００１０】回路は基準電圧Ｖｓｓに接続された第１の
導電型の基板上に形成される。第１の電界効果型トラン
ジスタは第３の絶縁Ｐ−ドープト領域内に形成された第
１および第２のＮ＋ドープト領域を有している。第２の
トランジスタは第１のトランジスタと同じ絶縁領域内に
形成できる第１および第２のＮ＋ドープト領域を有して
いる。第３の電界効果型トランジスタは基板内に形成さ
れた絶縁Ｎ−領域内に形成された第１および第２のＰ＋
ドープト領域を有している。第４の電界効果型トランジ
スタは第３のトランジスタと同じＮ−領域内に形成でき
る第１および第２のＮ＋ドープト領域を有している。
導電型の基板上に形成される。第１の電界効果型トラン
ジスタは第３の絶縁Ｐ−ドープト領域内に形成された第
１および第２のＮ＋ドープト領域を有している。第２の
トランジスタは第１のトランジスタと同じ絶縁領域内に
形成できる第１および第２のＮ＋ドープト領域を有して
いる。第３の電界効果型トランジスタは基板内に形成さ
れた絶縁Ｎ−領域内に形成された第１および第２のＰ＋
ドープト領域を有している。第４の電界効果型トランジ
スタは第３のトランジスタと同じＮ−領域内に形成でき
る第１および第２のＮ＋ドープト領域を有している。
【００１１】第１のトランジスタのゲートは第１の入力
に接続される。第１のトランジスタの第１のドープト領
域は出力に接続され、第１のトランジスタの第２のドー
プト領域は負電圧Ｖｎに接続される。第３のドープト領
域は負電圧Ｖｎに接続され、第４のドープト領域は供給
電圧Ｖｄｄに接続される。第２のトランジスタのゲート
は出力に接続される。第２のトランジスタの第１のドー
プト領域は第１の入力に接続され、第２のトランジスタ
の第２のドープト領域は負電圧Ｖｎに接続される。第３
のトランジスタのゲートは、第１の入力と同じとするこ
とができる第２の入力に接続される。第３のトランジス
タの第１のドープト領域は出力に接続され、第３のトラ
ンジスタの第２のドープト領域は供給電圧Ｖｄｄよりも
一層正である電圧Ｖｐに接続される。第３のトランジス
タの第５のドープト領域も電圧Ｖｐに接続される。第４
のトランジスタのゲートは出力に接続される。第４のト
ランジスタの第１のドープト領域は第２の入力に接続さ
れ、第４のトランジスタの第２のドープト領域は電圧Ｖ
ｐに接続される。
に接続される。第１のトランジスタの第１のドープト領
域は出力に接続され、第１のトランジスタの第２のドー
プト領域は負電圧Ｖｎに接続される。第３のドープト領
域は負電圧Ｖｎに接続され、第４のドープト領域は供給
電圧Ｖｄｄに接続される。第２のトランジスタのゲート
は出力に接続される。第２のトランジスタの第１のドー
プト領域は第１の入力に接続され、第２のトランジスタ
の第２のドープト領域は負電圧Ｖｎに接続される。第３
のトランジスタのゲートは、第１の入力と同じとするこ
とができる第２の入力に接続される。第３のトランジス
タの第１のドープト領域は出力に接続され、第３のトラ
ンジスタの第２のドープト領域は供給電圧Ｖｄｄよりも
一層正である電圧Ｖｐに接続される。第３のトランジス
タの第５のドープト領域も電圧Ｖｐに接続される。第４
のトランジスタのゲートは出力に接続される。第４のト
ランジスタの第１のドープト領域は第２の入力に接続さ
れ、第４のトランジスタの第２のドープト領域は電圧Ｖ
ｐに接続される。
【００１２】
【実施例】図１を参照として、メモリチップの一体部で
あるＥＥＰＲＯＭメモリアレイの例を本発明を説明する
目的で示す。各ＥＥＰＲＯＭセルはソース１１、ドレー
ン１２、フローティングゲート１３およびコントロール
ゲート１４を有するフローティングゲートトランジスタ
１０である。セル１０のロー内の各コントロールゲート
１４はロー線１５に接続され、各ロー線１５はロードラ
イバ回路を含むローデコーダ１６に接続されている。セ
ル１０のカラム内の各ソース１１はソース−カラム線１
７に接続され、各ソースーカラム線１７はカラムデコー
ダ１８に接続され、それは少くとも一つのセンスアンプ
回路を含んでいる。セル１０のカラム内の各ドレーン１
２はドレーン−カラム線（ビット線）１９に接続され、
各ビット線１９はカラムデコーダ１８に接続されてい
る。
あるＥＥＰＲＯＭメモリアレイの例を本発明を説明する
目的で示す。各ＥＥＰＲＯＭセルはソース１１、ドレー
ン１２、フローティングゲート１３およびコントロール
ゲート１４を有するフローティングゲートトランジスタ
１０である。セル１０のロー内の各コントロールゲート
１４はロー線１５に接続され、各ロー線１５はロードラ
イバ回路を含むローデコーダ１６に接続されている。セ
ル１０のカラム内の各ソース１１はソース−カラム線１
７に接続され、各ソースーカラム線１７はカラムデコー
ダ１８に接続され、それは少くとも一つのセンスアンプ
回路を含んでいる。セル１０のカラム内の各ドレーン１
２はドレーン−カラム線（ビット線）１９に接続され、
各ビット線１９はカラムデコーダ１８に接続されてい
る。
【００１３】ライトもしくはプログラムモードにおい
て、ローデコーダ１６は線２０ｒを介したロー線アドレ
ス信号およびコントロール回路からの信号に応答して、
選定されたコントロールゲート１４を含む選定ロー線１
５上に第１の予選定プログラミング電圧Ｖｐ（およそ、
＋１６〜＋１８Ｖ）を与える。コントロール回路２１は
メモリチップとは別のマイクロプロセッサを含むことが
できる。カラムデコーダ１８は、線２０ｄ上の信号およ
びコントロール回路２１からの信号に応答して、選定ソ
ース領域１１を含む選定ソース−カラム線１７上に第２
の予選定プログラミング電圧（基準電圧Ｖｓｓもしくは
接地、もしくは正ではない電圧）を与える。第２の予選
定プログラミング電圧Ｖｓｓは第１の予選定プログラミ
ング電圧Ｖｐよりも充分異っていて、余剰電子が恐らく
はハウラ−ノルトハイムトンネリングにより選定フロー
ティングゲート１３へ移動し、その結果その選定フロー
ティングゲート１３をプログラムするようにしなければ
ならない。オプションとして、カラムデコーダ１８およ
びローデコーダ１６は線２０ｄ，２０ｒ上の信号および
コントロール回路２１からの信号に応答して、ディセレ
クトされたソース−カラム線１７および／もしくはディ
セレクトされたロー線１５上におよそ＋７Ｖの電圧を与
えディセレクトされたセル１０のプログラムド状態が動
揺するのを防止する。セレクトされたセル１０のフロー
ティングゲート１３はプログラミング中に電子で充電さ
れ、次に電子によりセレクトされたセル１０のフローテ
ィングゲート１３の下のソース−ドレーンパスは非導通
とされ、それは“ゼロ”ビットとして読み込まれる状態
である。ディセレクトされたセル１０のフローティング
ゲート１３の下のソース−ドレーンパスは導通したまま
であり、これらのセル１０は“１”ビットとして読み取
られる。
て、ローデコーダ１６は線２０ｒを介したロー線アドレ
ス信号およびコントロール回路からの信号に応答して、
選定されたコントロールゲート１４を含む選定ロー線１
５上に第１の予選定プログラミング電圧Ｖｐ（およそ、
＋１６〜＋１８Ｖ）を与える。コントロール回路２１は
メモリチップとは別のマイクロプロセッサを含むことが
できる。カラムデコーダ１８は、線２０ｄ上の信号およ
びコントロール回路２１からの信号に応答して、選定ソ
ース領域１１を含む選定ソース−カラム線１７上に第２
の予選定プログラミング電圧（基準電圧Ｖｓｓもしくは
接地、もしくは正ではない電圧）を与える。第２の予選
定プログラミング電圧Ｖｓｓは第１の予選定プログラミ
ング電圧Ｖｐよりも充分異っていて、余剰電子が恐らく
はハウラ−ノルトハイムトンネリングにより選定フロー
ティングゲート１３へ移動し、その結果その選定フロー
ティングゲート１３をプログラムするようにしなければ
ならない。オプションとして、カラムデコーダ１８およ
びローデコーダ１６は線２０ｄ，２０ｒ上の信号および
コントロール回路２１からの信号に応答して、ディセレ
クトされたソース−カラム線１７および／もしくはディ
セレクトされたロー線１５上におよそ＋７Ｖの電圧を与
えディセレクトされたセル１０のプログラムド状態が動
揺するのを防止する。セレクトされたセル１０のフロー
ティングゲート１３はプログラミング中に電子で充電さ
れ、次に電子によりセレクトされたセル１０のフローテ
ィングゲート１３の下のソース−ドレーンパスは非導通
とされ、それは“ゼロ”ビットとして読み込まれる状態
である。ディセレクトされたセル１０のフローティング
ゲート１３の下のソース−ドレーンパスは導通したまま
であり、これらのセル１０は“１”ビットとして読み取
られる。
【００１４】消去動作モード中は、カラムデコーダ１８
は、例えば、セレクトされたソース−カラム線１７へ
（およそ＋５Ｖの）正電圧Ｖｄｄを加えるように機能す
る。カラムデコーダ１８も、例えば、少くともセレクト
されたドレーン−カラム線１９をフローティングのまま
とするように機能する。ローデコーダ１６は、例えば、
セレクトされたロー線１５に（およそ、−１１Ｖの）高
い負電圧Ｖｉｉｉ量を加えるように機能する。電圧印加
によりセレクトされたプログラムドセル１０のフローテ
ィングゲート１３から余剰電子が除去される。
は、例えば、セレクトされたソース−カラム線１７へ
（およそ＋５Ｖの）正電圧Ｖｄｄを加えるように機能す
る。カラムデコーダ１８も、例えば、少くともセレクト
されたドレーン−カラム線１９をフローティングのまま
とするように機能する。ローデコーダ１６は、例えば、
セレクトされたロー線１５に（およそ、−１１Ｖの）高
い負電圧Ｖｉｉｉ量を加えるように機能する。電圧印加
によりセレクトされたプログラムドセル１０のフローテ
ィングゲート１３から余剰電子が除去される。
【００１５】リードモードでは、ローデコーダ１６は、
線２０ｒ上のロー線アドレス信号およびコントロール回
路２１からの信号に応答して、セレクトされたロー線１
５（および、セレクトされたコントロールゲート１４）
に（およそ、＋３〜＋５Ｖの）予め選定された正電圧を
加え、かつディセレクトされたロー線１５に低電圧（接
地もしくはＶｓｓ）を加えるように機能する。カラムデ
コーダ１８は線２０ｄ上のカラムアドレス信号に応答し
てセレクトされたドレーン−カラム線１９に（およそ＋
１〜＋１．５Ｖの）予め選定された正電圧Ｖｓｅｎを加
えるように機能する。カラムデコーダ１８も全てのソー
ス−カラム線１７を接地もしくはＶｓｓ）へ接続するよ
うに機能する。セレクトされたドレーン−カラム線１９
およびセレクトされたロー線１５に接続されているセル
１０の導通および非導通状態はセンスアンプにより検出
され、ＤＡＴＡ ＩＮ／ＯＵＴ端子へデータが与えられ
る。
線２０ｒ上のロー線アドレス信号およびコントロール回
路２１からの信号に応答して、セレクトされたロー線１
５（および、セレクトされたコントロールゲート１４）
に（およそ、＋３〜＋５Ｖの）予め選定された正電圧を
加え、かつディセレクトされたロー線１５に低電圧（接
地もしくはＶｓｓ）を加えるように機能する。カラムデ
コーダ１８は線２０ｄ上のカラムアドレス信号に応答し
てセレクトされたドレーン−カラム線１９に（およそ＋
１〜＋１．５Ｖの）予め選定された正電圧Ｖｓｅｎを加
えるように機能する。カラムデコーダ１８も全てのソー
ス−カラム線１７を接地もしくはＶｓｓ）へ接続するよ
うに機能する。セレクトされたドレーン−カラム線１９
およびセレクトされたロー線１５に接続されているセル
１０の導通および非導通状態はセンスアンプにより検出
され、ＤＡＴＡ ＩＮ／ＯＵＴ端子へデータが与えられ
る。
【００１６】公知のように、メモリセル１０のソース１
１領域およびドレーン１２領域はさまざまな動作モード
に対して交換することができる。例えば、ドレーン１２
領域とフローティングゲート１３間もしくはソース１１
領域とフローティングゲート１３間でプログラミングお
よび／もしくは消去用のハウラ−ノルトハイムトンネリ
ングを行うことができる。前記リードの例においてソー
ス１１およびドレーン１２領域に加わる電圧は交換可能
である。したがって、ここで使用する“ソース”および
“ドレーン”という用語は各動作モードに対して交換可
能と考えられる。
１領域およびドレーン１２領域はさまざまな動作モード
に対して交換することができる。例えば、ドレーン１２
領域とフローティングゲート１３間もしくはソース１１
領域とフローティングゲート１３間でプログラミングお
よび／もしくは消去用のハウラ−ノルトハイムトンネリ
ングを行うことができる。前記リードの例においてソー
ス１１およびドレーン１２領域に加わる電圧は交換可能
である。したがって、ここで使用する“ソース”および
“ドレーン”という用語は各動作モードに対して交換可
能と考えられる。
【００１７】便宜上、リード、ライトおよびイレーズ電
圧を表１に示す。
圧を表１に示す。
【００１８】
【表１】
【００１９】図２にＮチャネル型トランジスタが形成さ
れるＰ−タンクを囲むディープＮ−タンク構成を示す。
Ｎチャネル型トランジスタは供給電圧に接続されたディ
ープＮ−タンクにより基板から絶縁され、したがって、
印加電圧Ｖｎは基準電圧Ｖｓｓよりも低くすることがで
き、負電圧Ｖｎを選定することができる。Ｐ−チャネル
型トランジスタは比較的狭いＮ−タンクにより基板から
絶縁される。このＮ−タンクにより、Ｐチャネル型トラ
ンジスタのソース−ドレーン領域に電圧Ｖｐを加えるこ
とができ、この電圧Ｖｐは供給電圧Ｖｄｄよりも大き
い。
れるＰ−タンクを囲むディープＮ−タンク構成を示す。
Ｎチャネル型トランジスタは供給電圧に接続されたディ
ープＮ−タンクにより基板から絶縁され、したがって、
印加電圧Ｖｎは基準電圧Ｖｓｓよりも低くすることがで
き、負電圧Ｖｎを選定することができる。Ｐ−チャネル
型トランジスタは比較的狭いＮ−タンクにより基板から
絶縁される。このＮ−タンクにより、Ｐチャネル型トラ
ンジスタのソース−ドレーン領域に電圧Ｖｐを加えるこ
とができ、この電圧Ｖｐは供給電圧Ｖｄｄよりも大き
い。
【００２０】ＰＧＡＴＥ端子およびＮＧＡＴＥ端子を駆
動する信号が（ＶｓｓとＶｄｄ間の）正規の電界効果型
トランジスタレベルであれば、Ｐチャネル型もしくはＮ
チャネル型デバイスを非導通とするのにある種の帰還が
必要となる。一種の帰還を行う回路の実施例を図３に示
す。
動する信号が（ＶｓｓとＶｄｄ間の）正規の電界効果型
トランジスタレベルであれば、Ｐチャネル型もしくはＮ
チャネル型デバイスを非導通とするのにある種の帰還が
必要となる。一種の帰還を行う回路の実施例を図３に示
す。
【００２１】図３を参照して、図示するレベルシフタ回
路は供給電圧Ｖｄｄ、基準電圧Ｖｓｓ、負電圧Ｖｎ、供
給電圧Ｖｄｄよりも一層正の電圧Ｖｐ、第１の入力ＩＮ
Ｎ、（第１の入力ＩＮＮと同じとすることができる）第
２の入力ＩＮＰおよび出力ＯＵＴを有している。回路は
基準電圧Ｖｓｓに接続された第１の導電型の基板上に形
成される。
路は供給電圧Ｖｄｄ、基準電圧Ｖｓｓ、負電圧Ｖｎ、供
給電圧Ｖｄｄよりも一層正の電圧Ｖｐ、第１の入力ＩＮ
Ｎ、（第１の入力ＩＮＮと同じとすることができる）第
２の入力ＩＮＰおよび出力ＯＵＴを有している。回路は
基準電圧Ｖｓｓに接続された第１の導電型の基板上に形
成される。
【００２２】第１の電界効果型トランジスタＮ１は第１
の導電型の第３のドープト領域Ｐ−内に形成された第２
の導電型の第１および第２のドープト領域Ｎ＋を有して
いる。第１のトランジスタＮ１の第３のドープト領域Ｐ
−が第２の導電型の第４のドープト領域Ｎ−内に形成さ
れ、第１のトランジスタの第４のドープト領域Ｎ−が図
２に示すようにＳＵＢＳＴＲＡＴＥ内に形成されてい
る。
の導電型の第３のドープト領域Ｐ−内に形成された第２
の導電型の第１および第２のドープト領域Ｎ＋を有して
いる。第１のトランジスタＮ１の第３のドープト領域Ｐ
−が第２の導電型の第４のドープト領域Ｎ−内に形成さ
れ、第１のトランジスタの第４のドープト領域Ｎ−が図
２に示すようにＳＵＢＳＴＲＡＴＥ内に形成されてい
る。
【００２３】第２の電界効果型トランジスタＮ２も第２
の導電型の第１および第２のドープト領域を有し、第１
および第２のドープト領域は第１の導電型の第３のドー
プト領域内にも形成される。第２のトランジスタの第３
のドープト領域は第２の導電型の第４のドープト領域内
にも形成される。
の導電型の第１および第２のドープト領域を有し、第１
および第２のドープト領域は第１の導電型の第３のドー
プト領域内にも形成される。第２のトランジスタの第３
のドープト領域は第２の導電型の第４のドープト領域内
にも形成される。
【００２４】第３の電界効果型トランジスタＰ１は第２
の導電型の第５のドープト領域Ｎ−内に形成された第１
の導電型の第１および第２のドープト領域Ｐ＋を有して
いる。図２に示すように、第５のドープト領域Ｎ−はＳ
ＵＢＳＴＲＡＴＥ内に形成される。
の導電型の第５のドープト領域Ｎ−内に形成された第１
の導電型の第１および第２のドープト領域Ｐ＋を有して
いる。図２に示すように、第５のドープト領域Ｎ−はＳ
ＵＢＳＴＲＡＴＥ内に形成される。
【００２５】第４の電界型トランジスタＰ２は第２の導
電型の第５のドープト領域内に形成された第１の導電型
の第１および第２のドープト領域も有している。
電型の第５のドープト領域内に形成された第１の導電型
の第１および第２のドープト領域も有している。
【００２６】第２の導電型の第５の電界効果型トランジ
スタはゲートおよびソース−ドレーンパスを有してい
る。第５のトランジスタのゲートは基準電圧に接続され
第５のトランジスタのソース−ドレーンパスは第１の入
力ＩＮＮと第１の電界効果型トランジスタＮ１のゲート
間に接続される。
スタはゲートおよびソース−ドレーンパスを有してい
る。第５のトランジスタのゲートは基準電圧に接続され
第５のトランジスタのソース−ドレーンパスは第１の入
力ＩＮＮと第１の電界効果型トランジスタＮ１のゲート
間に接続される。
【００２７】第１の導電型の第６の電界効果型トランジ
スタはゲートおよびソース−ドレーンパスを有してい
る。第６のトランジスタＮ３のゲートは供給電圧Ｖｄｄ
に接続され第６のトランジスタＮ３のソース−ドレーン
パスは第２の入力ＩＮＰおよび／もしくは第１の入力Ｉ
ＮＮと第３の電界効果型トランジスタＰ１のゲート間に
接続される。
スタはゲートおよびソース−ドレーンパスを有してい
る。第６のトランジスタＮ３のゲートは供給電圧Ｖｄｄ
に接続され第６のトランジスタＮ３のソース−ドレーン
パスは第２の入力ＩＮＰおよび／もしくは第１の入力Ｉ
ＮＮと第３の電界効果型トランジスタＰ１のゲート間に
接続される。
【００２８】第１のトランジスタは第１および第２のド
ープト領域間にチャネル領域ＣＨ１を有し、チャネル領
域から絶縁されたゲートＮＧＡＴＥを有している。第１
のトランジスタのゲートＮＧＡＴＥは第１の入力ＩＮＮ
に接続されている。第１のトランジスタの第１のドープ
ト領域Ｎ＋は出力ＯＵＴに接続され、第１のトランジス
タの第２のドープト領域Ｎ＋は負電圧Ｖｎに接続されて
いる。第３のドープト領域Ｐ−は負電圧Ｖｎに接続され
第４のドープト領域Ｎ−は供給電圧Ｖｄｄに接続されて
いる。
ープト領域間にチャネル領域ＣＨ１を有し、チャネル領
域から絶縁されたゲートＮＧＡＴＥを有している。第１
のトランジスタのゲートＮＧＡＴＥは第１の入力ＩＮＮ
に接続されている。第１のトランジスタの第１のドープ
ト領域Ｎ＋は出力ＯＵＴに接続され、第１のトランジス
タの第２のドープト領域Ｎ＋は負電圧Ｖｎに接続されて
いる。第３のドープト領域Ｐ−は負電圧Ｖｎに接続され
第４のドープト領域Ｎ−は供給電圧Ｖｄｄに接続されて
いる。
【００２９】第２のトランジスタＮ２は第１およひ第２
のドープト領域間にチャネル領域を有しかつチャネル領
域から絶縁されたゲートを有している。第２のトランジ
スタＮ２のゲートは出力ＯＵＴに接続されている。第２
のトランジスタＮ２の第１のドープト領域は第１の入力
ＩＮＮに接続され、第２のトランジスタＮ２の第２のド
ープト領域は負電圧Ｖｎに接続されている。
のドープト領域間にチャネル領域を有しかつチャネル領
域から絶縁されたゲートを有している。第２のトランジ
スタＮ２のゲートは出力ＯＵＴに接続されている。第２
のトランジスタＮ２の第１のドープト領域は第１の入力
ＩＮＮに接続され、第２のトランジスタＮ２の第２のド
ープト領域は負電圧Ｖｎに接続されている。
【００３０】第３のトランジスタＰ１は第１および第２
のドープト領域Ｐ＋間にチャネル領域ＣＨ２を有し、か
つチャネル領域ＣＨ２から絶縁されたゲートＰＧＡＴＥ
を有している。第３のトランジスタＰ１のゲートは第２
の入力ＩＮＰ（および／もしくは第１の入力ＩＮＮ）に
接続されている。第３のトランジスタＰ１の第１のドー
プト領域Ｐ＋は出力ＯＵＴに接続され第３のトランジス
タの第２のドープト領域Ｐ＋は電圧Ｖｐに接続され、そ
れは供給電圧Ｖｄｄよりも一層正である。第３のトラン
ジスタの第５のドープト領域Ｎ−は電圧Ｖｐにも接続さ
れている。
のドープト領域Ｐ＋間にチャネル領域ＣＨ２を有し、か
つチャネル領域ＣＨ２から絶縁されたゲートＰＧＡＴＥ
を有している。第３のトランジスタＰ１のゲートは第２
の入力ＩＮＰ（および／もしくは第１の入力ＩＮＮ）に
接続されている。第３のトランジスタＰ１の第１のドー
プト領域Ｐ＋は出力ＯＵＴに接続され第３のトランジス
タの第２のドープト領域Ｐ＋は電圧Ｖｐに接続され、そ
れは供給電圧Ｖｄｄよりも一層正である。第３のトラン
ジスタの第５のドープト領域Ｎ−は電圧Ｖｐにも接続さ
れている。
【００３１】第４のトランジスタＰ２は第１および第２
のドープト領域間にチャネル領域を有し、かつチャネル
領域から絶縁されたゲートを有している。第４のトラン
ジスタＰ２のゲートは出力ＯＵＴに接続されている。第
４のトランジスタＰ２の第１のドープト領域は（第１の
入力ＩＮＮと同じとすることができる）第２の入力ＩＮ
Ｐに接続され、第４のトランジスタＰ２の第２のドープ
ト領域は電圧Ｖｐに接続されている。
のドープト領域間にチャネル領域を有し、かつチャネル
領域から絶縁されたゲートを有している。第４のトラン
ジスタＰ２のゲートは出力ＯＵＴに接続されている。第
４のトランジスタＰ２の第１のドープト領域は（第１の
入力ＩＮＮと同じとすることができる）第２の入力ＩＮ
Ｐに接続され、第４のトランジスタＰ２の第２のドープ
ト領域は電圧Ｖｐに接続されている。
【００３２】第１の導電型はＰ型とすることができ、供
給電圧Ｖｄｄもしくは基準電圧Ｖｓｓの一方を入力端子
ＩＮＰおよびＩＮＮに接続することができる。
給電圧Ｖｄｄもしくは基準電圧Ｖｓｓの一方を入力端子
ＩＮＰおよびＩＮＮに接続することができる。
【００３３】Ｖｐ＝ＶｄｄかつＶｎ＝Ｖｓｓであれば、
図３の回路は電界効果型トランジスタインバータとして
作動する。ＩＮＰおよびＩＮＮ端子がＶｄｄであれば、
トランジスタＰ１は非導通となりトランジスタＮ１は導
通となって、出力端子ＯＵＴはＶｓｓとなる。帰還トラ
ンジスタＰ２によりＰＧＡＴＥ端子に全Ｖｄｄレベルが
回復される。
図３の回路は電界効果型トランジスタインバータとして
作動する。ＩＮＰおよびＩＮＮ端子がＶｄｄであれば、
トランジスタＰ１は非導通となりトランジスタＮ１は導
通となって、出力端子ＯＵＴはＶｓｓとなる。帰還トラ
ンジスタＰ２によりＰＧＡＴＥ端子に全Ｖｄｄレベルが
回復される。
【００３４】ＩＮＰおよびＩＮＮ端子がＶｓｓであれ
ば、トランジスタＰ１が導通となりトランジスタＮ１は
非導通となり、したがって、出力端子ＯＵＴは供給電圧
Ｖｄｄとなる。帰還トランジスタＮ２によりＮＧＡＴＥ
端子に全基準電圧Ｖｓｓレベルが回復され、トランジス
タＮ１が非導通となることが保証される。
ば、トランジスタＰ１が導通となりトランジスタＮ１は
非導通となり、したがって、出力端子ＯＵＴは供給電圧
Ｖｄｄとなる。帰還トランジスタＮ２によりＮＧＡＴＥ
端子に全基準電圧Ｖｓｓレベルが回復され、トランジス
タＮ１が非導通となることが保証される。
【００３５】供給電圧Ｖｄｄよりも高い電圧Ｖｐが出力
端子ＯＵＴに対して選定されると、基準電圧Ｖｓｓレベ
ルがＩＮＰおよびＩＮＮへ印加され、前記したように端
子ＯＵＴは供給電圧Ｖｄｄレベルとなる。
端子ＯＵＴに対して選定されると、基準電圧Ｖｓｓレベ
ルがＩＮＰおよびＩＮＮへ印加され、前記したように端
子ＯＵＴは供給電圧Ｖｄｄレベルとなる。
【００３６】スイッチングが完了すると、電圧ＶｐはＶ
ｄｄよりも高くすることができ出力端子ＯＵＴの電圧は
印加電圧Ｖｐに従う。
ｄｄよりも高くすることができ出力端子ＯＵＴの電圧は
印加電圧Ｖｐに従う。
【００３７】基準電圧Ｖｓｓよりも低い電圧Ｖｎが出力
端子ＯＵＴに対して選定されると、供給電圧Ｖｄｄレベ
ルが端子ＩＮＰおよびＩＮＮへ加えられる。スイッチン
グが完了して出力端子ＯＵＴが基準電圧Ｖｓｓとなる
と、負電圧ＶｎはＶｓｓから低下することができ出力端
子ＯＵＴの電圧は印加負電圧Ｖｎに従う。
端子ＯＵＴに対して選定されると、供給電圧Ｖｄｄレベ
ルが端子ＩＮＰおよびＩＮＮへ加えられる。スイッチン
グが完了して出力端子ＯＵＴが基準電圧Ｖｓｓとなる
と、負電圧ＶｎはＶｓｓから低下することができ出力端
子ＯＵＴの電圧は印加負電圧Ｖｎに従う。
【００３８】供給電圧Ｖｄｄよりも高い電圧Ｖｐおよび
基準電圧Ｖｓｓよりも低い電圧Ｖｎが共にセレクトおよ
びディセレクトされる場合には、図４の回路が使用され
る。図４の各回路Ａ，Ｂは図３の回路と同じである。
基準電圧Ｖｓｓよりも低い電圧Ｖｎが共にセレクトおよ
びディセレクトされる場合には、図４の回路が使用され
る。図４の各回路Ａ，Ｂは図３の回路と同じである。
【００３９】Ｖ４４よりも高い電圧が出力端子ＯＵＴＡ
に対してセレクトされかつ出力端子ＯＵＴＢに対してデ
ィセレクトされる場合には、端子ＩＮＰＡ，ＩＮＮＡは
Ｖｓｓに接続される。回路Ａは図３の回路の動作につい
て前節で検討したように作動する。回路Ｂは端子ＩＮＰ
Ｂ，ＩＮＮＢをＶｄｄに接続して作動し、かつ図３を参
照して、回路ＢはＶｎ＝Ｖｓｓで作動する。トランジス
タＮ１は導通し、したがって、端子ＯＵＴＢは電圧レベ
ルＶｓｓとなる。帰還トランジスタＰ２が導通してＰＧ
ＡＴＥの電圧はＶｐへ上昇し、トランジスタＰ１は非導
通とされしたがってＶｐ端子を駆動するチャージポンプ
回路には直流がロードされない。トランジスタＮ３は非
導通となり、したがって、電圧源ＶｐはＩＮＰＢおよび
ＩＮＮＢを駆動する回路から絶縁される。
に対してセレクトされかつ出力端子ＯＵＴＢに対してデ
ィセレクトされる場合には、端子ＩＮＰＡ，ＩＮＮＡは
Ｖｓｓに接続される。回路Ａは図３の回路の動作につい
て前節で検討したように作動する。回路Ｂは端子ＩＮＰ
Ｂ，ＩＮＮＢをＶｄｄに接続して作動し、かつ図３を参
照して、回路ＢはＶｎ＝Ｖｓｓで作動する。トランジス
タＮ１は導通し、したがって、端子ＯＵＴＢは電圧レベ
ルＶｓｓとなる。帰還トランジスタＰ２が導通してＰＧ
ＡＴＥの電圧はＶｐへ上昇し、トランジスタＰ１は非導
通とされしたがってＶｐ端子を駆動するチャージポンプ
回路には直流がロードされない。トランジスタＮ３は非
導通となり、したがって、電圧源ＶｐはＩＮＰＢおよび
ＩＮＮＢを駆動する回路から絶縁される。
【００４０】Ｖｓｓよりも低い電圧が出力端子ＯＵＴＡ
に対してセレクトされかつ出力端子ＯＵＴＢに対してデ
ィセレクトされる場合には、端子ＩＮＰＡ、ＩＮＮＡが
Ｖｄｄに接続され回路Ａは図３の回路の動作について前
節で検討したように作動する。回路Ｂは端子ＩＮＰＢ，
ＩＮＮＢをＶｓｓに接続して作動し、かつ図３を参照し
て、回路ＢはＶｐ＝Ｖｄｄで作動する。トランジスタＰ
１は導通し、したがって端子ＯＵＴＢは供給電圧Ｖｄｄ
となる。帰還トランジスタＮ２が導通して、端子ＮＧＡ
ＴＥはＶｎへ低下する。したがって、トランジスタＮ１
は非導通とされＶｎを駆動するチャージポンプに直流は
ロードされない。トランジスタＰ３は非導通とされ、電
圧Ｖｎは端子ＩＮＰＢ、ＩＮＮＢを駆動する回路から絶
縁される。
に対してセレクトされかつ出力端子ＯＵＴＢに対してデ
ィセレクトされる場合には、端子ＩＮＰＡ、ＩＮＮＡが
Ｖｄｄに接続され回路Ａは図３の回路の動作について前
節で検討したように作動する。回路Ｂは端子ＩＮＰＢ，
ＩＮＮＢをＶｓｓに接続して作動し、かつ図３を参照し
て、回路ＢはＶｐ＝Ｖｄｄで作動する。トランジスタＰ
１は導通し、したがって端子ＯＵＴＢは供給電圧Ｖｄｄ
となる。帰還トランジスタＮ２が導通して、端子ＮＧＡ
ＴＥはＶｎへ低下する。したがって、トランジスタＮ１
は非導通とされＶｎを駆動するチャージポンプに直流は
ロードされない。トランジスタＰ３は非導通とされ、電
圧Ｖｎは端子ＩＮＰＢ、ＩＮＮＢを駆動する回路から絶
縁される。
【００４１】結論すれば、本発明の電界効果型トランジ
スタ回路はＶｓｓへバイアスされた基板上に形成するこ
とができ、しかも回路は回路供給電圧Ｖｄｄよりも高く
基準電圧Ｖｓｓよりも低い電圧をセレクトおよびディセ
レクトすることができる。
スタ回路はＶｓｓへバイアスされた基板上に形成するこ
とができ、しかも回路は回路供給電圧Ｖｄｄよりも高く
基準電圧Ｖｓｓよりも低い電圧をセレクトおよびディセ
レクトすることができる。
【００４２】実施例について本発明を説明してきたが、
本発明は限定的意味合いを有するものではない。同業者
ならば、本発明を参照すれば、本発明の他の実施例だけ
でなく、実施例のさまざまな修正が明白であると思われ
る。本発明の範囲内に入るこのような修正および実施例
は全て特許請求の範囲内に入るものとする。
本発明は限定的意味合いを有するものではない。同業者
ならば、本発明を参照すれば、本発明の他の実施例だけ
でなく、実施例のさまざまな修正が明白であると思われ
る。本発明の範囲内に入るこのような修正および実施例
は全て特許請求の範囲内に入るものとする。
【００４３】以上の説明に関して更に以下の項を開示す
る。 （１） 供給電圧、基準電圧、負電圧、第１の入出力を
有し、前記基準電圧に接続された第１の導電型の基板上
に形成されるレベルシフタ回路であって、該回路は、第
２の導電型の第１および第２のドープト領域と、前記第
１の導電型の第３のドープト領域内の前記第１のトラン
ジスタの前記第１および第２のドープト領域と、前記第
２の導電型の第４のドープト領域内の前記第１のトラン
ジスタの前記第３のドープト領域と、前記基板内の前記
第１のトランジスタの前記第４のドープト領域を有する
第１の電界効果型トランジスタを具備し、前記第１のト
ランジスタは前記第１および第２のドープト領域間にチ
ャネル領域を有し、前記チャネル領域から絶縁されたゲ
ートを有し、前記第１のトランジスタの前記ゲートは前
記第１の入力に接続され、前記第１のトランジスタの前
記第１のドープト領域は前記出力に接続され、前記第１
のトランジスタの前記第２のドープト領域は前記負電圧
に接続され、前記第３のドープト領域は前記負電圧に接
続され、前記第４のドープト領域は前記供給電圧に接続
されている、レベルシフタ回路。
る。 （１） 供給電圧、基準電圧、負電圧、第１の入出力を
有し、前記基準電圧に接続された第１の導電型の基板上
に形成されるレベルシフタ回路であって、該回路は、第
２の導電型の第１および第２のドープト領域と、前記第
１の導電型の第３のドープト領域内の前記第１のトラン
ジスタの前記第１および第２のドープト領域と、前記第
２の導電型の第４のドープト領域内の前記第１のトラン
ジスタの前記第３のドープト領域と、前記基板内の前記
第１のトランジスタの前記第４のドープト領域を有する
第１の電界効果型トランジスタを具備し、前記第１のト
ランジスタは前記第１および第２のドープト領域間にチ
ャネル領域を有し、前記チャネル領域から絶縁されたゲ
ートを有し、前記第１のトランジスタの前記ゲートは前
記第１の入力に接続され、前記第１のトランジスタの前
記第１のドープト領域は前記出力に接続され、前記第１
のトランジスタの前記第２のドープト領域は前記負電圧
に接続され、前記第３のドープト領域は前記負電圧に接
続され、前記第４のドープト領域は前記供給電圧に接続
されている、レベルシフタ回路。
【００４４】（２） 第（１）項記載のレベルシフタ回
路において、該回路は、前記第２の導電型の第１および
第２のドープト領域と、前記第１の導電型の前記第３の
ドープト領域内の前記第２のトランジスタの前記第１お
よび第２のドープト領域と、前記第２の導電型の前記第
４のドープト領域内の前記第２のトランジスタの前記第
３のドープト領域を有する第２の電界効果型トランジス
タを含み、前記第２のトランジスタは前記第１および第
２のドープト領域間にチャネル領域を有し、かつ前記第
２のトランジスタの前記チャネル領域から絶縁されたゲ
ートを有し、前記第２のトランジスタの前記ゲートは前
記出力に接続され、前記第２のトランジスタの前記第１
のドープト領域は前記第１の入力に接続され、前記第２
のトランジスタの前記第２のドープト領域は前記負電圧
に接続される、レベルシフタ回路。
路において、該回路は、前記第２の導電型の第１および
第２のドープト領域と、前記第１の導電型の前記第３の
ドープト領域内の前記第２のトランジスタの前記第１お
よび第２のドープト領域と、前記第２の導電型の前記第
４のドープト領域内の前記第２のトランジスタの前記第
３のドープト領域を有する第２の電界効果型トランジス
タを含み、前記第２のトランジスタは前記第１および第
２のドープト領域間にチャネル領域を有し、かつ前記第
２のトランジスタの前記チャネル領域から絶縁されたゲ
ートを有し、前記第２のトランジスタの前記ゲートは前
記出力に接続され、前記第２のトランジスタの前記第１
のドープト領域は前記第１の入力に接続され、前記第２
のトランジスタの前記第２のドープト領域は前記負電圧
に接続される、レベルシフタ回路。
【００４５】（３） 第（１）項記載のレベルシフタ回
路において、該回路は、第２の入力および前記供給電圧
よりも正の電圧と、前記第１の導電型の第１および第２
のドープト領域と、前記第２の導電型の第５のドープト
領域内の前記第２のトランジスタの前記第１および第２
のドープト領域と、前記基板内の前記第２のトランジス
タの前記第５のドープト領域を有する第２の電界効果型
トランジスタを含み、前記第２のトランジスタは前記第
１および第２のドープト領域間にチャネル領域を有し、
前記第２のトランジスタの前記チャネル領域から絶縁さ
れたゲートを有し、前記第２のトランジスタの前記ゲー
トは前記第２の入力に接続され、前記第２のトランジス
タの前記第１のドープト領域は前記出力に接続され、前
記第２のトランジスタの前記第２のドープト領域は前記
供給電圧よりも正である前記電圧に接続され、前記第２
のトランジスタの前記第５のドープト領域は前記供給電
圧よりも正である前記電圧に接続されている、レベルシ
フタ回路。
路において、該回路は、第２の入力および前記供給電圧
よりも正の電圧と、前記第１の導電型の第１および第２
のドープト領域と、前記第２の導電型の第５のドープト
領域内の前記第２のトランジスタの前記第１および第２
のドープト領域と、前記基板内の前記第２のトランジス
タの前記第５のドープト領域を有する第２の電界効果型
トランジスタを含み、前記第２のトランジスタは前記第
１および第２のドープト領域間にチャネル領域を有し、
前記第２のトランジスタの前記チャネル領域から絶縁さ
れたゲートを有し、前記第２のトランジスタの前記ゲー
トは前記第２の入力に接続され、前記第２のトランジス
タの前記第１のドープト領域は前記出力に接続され、前
記第２のトランジスタの前記第２のドープト領域は前記
供給電圧よりも正である前記電圧に接続され、前記第２
のトランジスタの前記第５のドープト領域は前記供給電
圧よりも正である前記電圧に接続されている、レベルシ
フタ回路。
【００４６】（４） 第（１）項記載のレベルシフタ回
路において、該回路は、第２の入力および前記供給電圧
よりも正である電圧と、前記第１の導電型の第１および
第２のドープト領域と、前記第２の導電型の第５のドー
プト領域内の前記第２のトランジスタの前記第１および
第２のドープト領域と、前記基板内の前記第２のトラン
ジスタの前記第５のドープト領域を有する第２の電界効
果型トランジスタを含み、前記第２のトランジスタは前
記第１および第２のドープト領域間にチャネル領域を有
し、前記第２のトランジスタの前記チャネル領域から絶
縁されたゲートを有し、前記第２のトランジスタの前記
ゲートは前記出力に接続され、前記第２のトランジスタ
の前記第１のドープト領域は前記第２の入力に接続さ
れ、前記第２のトランジスタの前記第２のドープト領域
は前記供給電圧よりも正である前記電圧に接続され、前
記第２のトランジスタの前記第５のドープト領域は前記
供給電圧よりも正である前記電圧に接続されている、レ
ベルシフタ回路。
路において、該回路は、第２の入力および前記供給電圧
よりも正である電圧と、前記第１の導電型の第１および
第２のドープト領域と、前記第２の導電型の第５のドー
プト領域内の前記第２のトランジスタの前記第１および
第２のドープト領域と、前記基板内の前記第２のトラン
ジスタの前記第５のドープト領域を有する第２の電界効
果型トランジスタを含み、前記第２のトランジスタは前
記第１および第２のドープト領域間にチャネル領域を有
し、前記第２のトランジスタの前記チャネル領域から絶
縁されたゲートを有し、前記第２のトランジスタの前記
ゲートは前記出力に接続され、前記第２のトランジスタ
の前記第１のドープト領域は前記第２の入力に接続さ
れ、前記第２のトランジスタの前記第２のドープト領域
は前記供給電圧よりも正である前記電圧に接続され、前
記第２のトランジスタの前記第５のドープト領域は前記
供給電圧よりも正である前記電圧に接続されている、レ
ベルシフタ回路。
【００４７】（５） 第（１）項記載のレベルシフタ回
路において、前記第１の導電型はＰ型である、レベルシ
フタ回路。
路において、前記第１の導電型はＰ型である、レベルシ
フタ回路。
【００４８】（６） 第（１）項記載のレベルシフタ回
路において、該回路はゲートおよびソース−ドレーンパ
スを有する第１の導電型の第２の電界効果型トランジス
タを含み、前記第２のトランジスタの前記ゲートは前記
基準電圧に接続され前記第２のトランジスタの前記ソー
ス−ドレーンパスは前記第１の入力と前記第１の電界効
果型トランジスタの前記ゲート間に接続されている、レ
ベルシフタ回路。
路において、該回路はゲートおよびソース−ドレーンパ
スを有する第１の導電型の第２の電界効果型トランジス
タを含み、前記第２のトランジスタの前記ゲートは前記
基準電圧に接続され前記第２のトランジスタの前記ソー
ス−ドレーンパスは前記第１の入力と前記第１の電界効
果型トランジスタの前記ゲート間に接続されている、レ
ベルシフタ回路。
【００４９】（７） 第（１）項記載のレベルシフタ回
路において、前記供給電圧および前記基準電圧の一方が
前記第１の入力へ接続される、レベルシフタ回路。
路において、前記供給電圧および前記基準電圧の一方が
前記第１の入力へ接続される、レベルシフタ回路。
【００５０】（８） 供給電圧、基準電圧、負電圧、前
記供給電圧よりも正である電圧、第１の入力、第２の入
出力を有し、前記基準電圧に接続された第１の導電型の
基板上に形成されているレベルシフタ回路において、該
回路は、第２の導電型の第１および第２のドープト領域
と、前記第１の導電型の第３のドープト領域内の前記第
１のトランジスタの前記第１および第２のドープト領域
と、前記第２の導電型の第４のドープト領域内の前記第
１のトランジスタの前記第３のドープト領域と、前記基
板内の前記第１のトランジスタの前記第４のドープト領
域を有する第１の電界効果型トランジスタと、前記第２
の導電型の第１および第２のドープト領域と、前記第１
の導電型の前記第３のドープト領域内の前記第２のトラ
ンジスタの前記第１および第２のドープト領域と、前記
第２の導電型の前記第４のドープト領域内の前記第２の
トランジスタの前記第３のドープト領域を有する第２の
電界効果型トランジスタと、前記第１の導電型の第１お
よび第２のドープト領域と、前記第２の導電型の第５の
ドープト領域内の前記第３のトランジスタの前記第１お
よび第２のドープト領域と、前記基板内の前記第３のト
ランジスタの前記第５のドープト領域を有する第３の電
界効果型トランジスタと、前記第１の導電型の第１およ
び第２のドープト領域と、前記第２の導電型の前記第５
のドープト領域内の前記第４のトランジスタの前記第１
および第２のドープト領域を有する第４の電界効果型ト
ランジスタを具備し、前記第１のトランジスタは前記第
１および第２のドープト領域内にチャネル領域を有し、
前記チャネル領域から絶縁されたゲートを有し、前記第
１のトランジスタの前記ゲートは前記第１の入力に接続
され、前記第１のトランジスタの前記第１のドープト領
域は前記出力に接続され、前記第１のトランジスタの前
記第２のドープト領域は前記負電圧に接続され、前記第
３のドープト領域は前記負電圧に接続され、前記第４の
ドープト領域は前記供給電圧に接続され、前記第２のト
ランジスタは前記第１および第２のドープト領域間にチ
ャネル領域を有し、前記第２のトランジスタの前記チャ
ネル領域から絶縁されたゲートを有し、前記第２のトラ
ンジスタの前記ゲートは前記出力に接続され、前記第２
のトランジスタの前記第１のドープト領域は前記第１の
入力に接続され、前記第２のトランジスタの前記第２の
ドープト領域は前記負電圧に接続され、前記第３のトラ
ンジスタは前記第１および第２のドープト領域間にチャ
ネル領域を有し、前記第３のトランジスタの前記チャネ
ル領域から絶縁されたゲートを有し、前記第３のトラン
ジスタの前記ゲートは前記第２の入力に接続され、前記
第３のトランジスタの前記第１のドープト領域は前記出
力に接続され、前記第３のトランジスタの前記第２のド
ープト領域は前記供給電圧よりも正である前記電圧に接
続され、前記第３のトランジスタの前記第５のドープト
領域は前記供給電圧よりも正である前記電圧に接続さ
れ、前記第４のトランジスタは前記第１および第２のド
ープト領域間にチャネル領域を有し、前記第４のトラン
ジスタの前記チャネル領域から絶縁されたゲートを有
し、前記第４のトランジスタの前記ゲートは前記出力に
接続され、前記第４のトランジスタの前記第１のドープ
ト領域は前記第２の入力に接続され、前記第４のトラン
ジスタの前記第２のドープト領域は前記供給電圧よりも
正である前記電圧に接続されている、レベルシフタ回
路。
記供給電圧よりも正である電圧、第１の入力、第２の入
出力を有し、前記基準電圧に接続された第１の導電型の
基板上に形成されているレベルシフタ回路において、該
回路は、第２の導電型の第１および第２のドープト領域
と、前記第１の導電型の第３のドープト領域内の前記第
１のトランジスタの前記第１および第２のドープト領域
と、前記第２の導電型の第４のドープト領域内の前記第
１のトランジスタの前記第３のドープト領域と、前記基
板内の前記第１のトランジスタの前記第４のドープト領
域を有する第１の電界効果型トランジスタと、前記第２
の導電型の第１および第２のドープト領域と、前記第１
の導電型の前記第３のドープト領域内の前記第２のトラ
ンジスタの前記第１および第２のドープト領域と、前記
第２の導電型の前記第４のドープト領域内の前記第２の
トランジスタの前記第３のドープト領域を有する第２の
電界効果型トランジスタと、前記第１の導電型の第１お
よび第２のドープト領域と、前記第２の導電型の第５の
ドープト領域内の前記第３のトランジスタの前記第１お
よび第２のドープト領域と、前記基板内の前記第３のト
ランジスタの前記第５のドープト領域を有する第３の電
界効果型トランジスタと、前記第１の導電型の第１およ
び第２のドープト領域と、前記第２の導電型の前記第５
のドープト領域内の前記第４のトランジスタの前記第１
および第２のドープト領域を有する第４の電界効果型ト
ランジスタを具備し、前記第１のトランジスタは前記第
１および第２のドープト領域内にチャネル領域を有し、
前記チャネル領域から絶縁されたゲートを有し、前記第
１のトランジスタの前記ゲートは前記第１の入力に接続
され、前記第１のトランジスタの前記第１のドープト領
域は前記出力に接続され、前記第１のトランジスタの前
記第２のドープト領域は前記負電圧に接続され、前記第
３のドープト領域は前記負電圧に接続され、前記第４の
ドープト領域は前記供給電圧に接続され、前記第２のト
ランジスタは前記第１および第２のドープト領域間にチ
ャネル領域を有し、前記第２のトランジスタの前記チャ
ネル領域から絶縁されたゲートを有し、前記第２のトラ
ンジスタの前記ゲートは前記出力に接続され、前記第２
のトランジスタの前記第１のドープト領域は前記第１の
入力に接続され、前記第２のトランジスタの前記第２の
ドープト領域は前記負電圧に接続され、前記第３のトラ
ンジスタは前記第１および第２のドープト領域間にチャ
ネル領域を有し、前記第３のトランジスタの前記チャネ
ル領域から絶縁されたゲートを有し、前記第３のトラン
ジスタの前記ゲートは前記第２の入力に接続され、前記
第３のトランジスタの前記第１のドープト領域は前記出
力に接続され、前記第３のトランジスタの前記第２のド
ープト領域は前記供給電圧よりも正である前記電圧に接
続され、前記第３のトランジスタの前記第５のドープト
領域は前記供給電圧よりも正である前記電圧に接続さ
れ、前記第４のトランジスタは前記第１および第２のド
ープト領域間にチャネル領域を有し、前記第４のトラン
ジスタの前記チャネル領域から絶縁されたゲートを有
し、前記第４のトランジスタの前記ゲートは前記出力に
接続され、前記第４のトランジスタの前記第１のドープ
ト領域は前記第２の入力に接続され、前記第４のトラン
ジスタの前記第２のドープト領域は前記供給電圧よりも
正である前記電圧に接続されている、レベルシフタ回
路。
【００５１】（９）第（８）項記載の回路において、前
記第１および第２の入力は一緒に接続されている、レベ
ルシフタ回路。
記第１および第２の入力は一緒に接続されている、レベ
ルシフタ回路。
【００５２】（１０）第（８）項記載の回路において、
前記第１の端子に信号が加えられた後前記負電圧は前記
基準電圧から前記負電圧へ変化する、レベルシフタ回
路。
前記第１の端子に信号が加えられた後前記負電圧は前記
基準電圧から前記負電圧へ変化する、レベルシフタ回
路。
【００５３】（１１）第（８）項記載の回路において、
前記供給電圧よりも正である前記電圧は前記第２の端子
に信号が加えられた後で前記供給電圧から前記更に正の
電圧へ変化する、レベルシフタ回路。
前記供給電圧よりも正である前記電圧は前記第２の端子
に信号が加えられた後で前記供給電圧から前記更に正の
電圧へ変化する、レベルシフタ回路。
【００５４】（１２）供給電圧、基準電圧、負電圧、入
出力を有し、前記基準電圧に接続された第１の導電型の
基板上に形成されるスイッチング回路において、該回路
は、第２の導電型の第１および第２のドープト領域と、
前記第１の導電型の第３のドープト領域内の前記第１の
トランジスタの前記第１および第２のドープト領域と、
前記第２の導電型の第４のドープト領域内の前記第１の
トランジスタの前記第３のドープト領域と、前記基板内
の前記第１のトランジスタの前記第４のドープト領域を
有する第１の電界効果型トランジスタと、前記第２の導
電型の第１および第２のドープト領域と、前記第１の導
電型の前記第３のドープト領域内の前記第２のトランジ
スタの前記第１および第２のドープト領域と、前記第２
の導電型の前記第４のドープト領域内の前記第２のトラ
ンジスタの前記第３のドープト領域を有する第２の電界
効果型トランジスタを具備し、前記第１のトランジスタ
は前記第１および第２のドープト領域間にチャネル領域
を有し、前記チャネル領域から絶縁されたゲートを有
し、前記第１のトランジスタの前記ゲートは前記入力に
接続され、前記第１のトランジスタの前記第１のドープ
ト領域は前記出力に接続され、前記第１のトランジスタ
の前記第２のドープト領域は前記負電圧に接続され、前
記第３のドープト領域は前記負電圧に接続され、前記第
４のドープト領域は前記供給電圧に接続され、前記第２
のトランジスタは前記第１および第２のドープト領域間
にチャネル領域を有し、前記第２のトランジスタの前記
チャネル領域から絶縁されたゲートを有し、前記第２の
トランジスタの前記ゲートは前記出力に接続され、前記
第２のトランジスタの前記第１のドープト領域は前記入
力に接続され、前記第２のトランジスタの前記第２のド
ープト領域は前記負電圧に接続されている、スイッチン
グ回路。
出力を有し、前記基準電圧に接続された第１の導電型の
基板上に形成されるスイッチング回路において、該回路
は、第２の導電型の第１および第２のドープト領域と、
前記第１の導電型の第３のドープト領域内の前記第１の
トランジスタの前記第１および第２のドープト領域と、
前記第２の導電型の第４のドープト領域内の前記第１の
トランジスタの前記第３のドープト領域と、前記基板内
の前記第１のトランジスタの前記第４のドープト領域を
有する第１の電界効果型トランジスタと、前記第２の導
電型の第１および第２のドープト領域と、前記第１の導
電型の前記第３のドープト領域内の前記第２のトランジ
スタの前記第１および第２のドープト領域と、前記第２
の導電型の前記第４のドープト領域内の前記第２のトラ
ンジスタの前記第３のドープト領域を有する第２の電界
効果型トランジスタを具備し、前記第１のトランジスタ
は前記第１および第２のドープト領域間にチャネル領域
を有し、前記チャネル領域から絶縁されたゲートを有
し、前記第１のトランジスタの前記ゲートは前記入力に
接続され、前記第１のトランジスタの前記第１のドープ
ト領域は前記出力に接続され、前記第１のトランジスタ
の前記第２のドープト領域は前記負電圧に接続され、前
記第３のドープト領域は前記負電圧に接続され、前記第
４のドープト領域は前記供給電圧に接続され、前記第２
のトランジスタは前記第１および第２のドープト領域間
にチャネル領域を有し、前記第２のトランジスタの前記
チャネル領域から絶縁されたゲートを有し、前記第２の
トランジスタの前記ゲートは前記出力に接続され、前記
第２のトランジスタの前記第１のドープト領域は前記入
力に接続され、前記第２のトランジスタの前記第２のド
ープト領域は前記負電圧に接続されている、スイッチン
グ回路。
【００５５】（１３）第（１２）項記載の回路におい
て、前記第１の導電型はＰ型である、スイッチング回
路。
て、前記第１の導電型はＰ型である、スイッチング回
路。
【００５６】（１４）第（１２）項記載のスイッチング
回路において、該回路はゲートおよびソース−ドレーン
パスを有する第１の導電型の第３の電界効果型トランジ
スタを含み、前記第３のトランジスタの前記ゲートは前
記基準電圧に接続され前記第３のトランジスタの前記ソ
ースードレーンパスは前記入力と前記第１の電界効果型
トランジスタの前記ゲート間に接続されている、スイッ
チング回路。
回路において、該回路はゲートおよびソース−ドレーン
パスを有する第１の導電型の第３の電界効果型トランジ
スタを含み、前記第３のトランジスタの前記ゲートは前
記基準電圧に接続され前記第３のトランジスタの前記ソ
ースードレーンパスは前記入力と前記第１の電界効果型
トランジスタの前記ゲート間に接続されている、スイッ
チング回路。
【００５７】（１５）第（１２）項記載のスイッチング
回路において、前記供給電圧および前記基準電圧の一方
が前記第１の入力へ接続される、スイッチング回路。
回路において、前記供給電圧および前記基準電圧の一方
が前記第１の入力へ接続される、スイッチング回路。
【００５８】（１６）レベルシフタ回路はトランジスタ
Ｎ１，Ｎ２のＮチャネル部を基板から絶縁するディープ
Ｎタンクを含んでいる。回路は基準電圧Ｖｓｓに接続さ
れたＰ型基板上に形成される。第１の電界効果型トラン
ジスタＰ１は第３の絶縁Ｐ−ドープト領域内に形成され
た第１および第２のＮ＋ドープト領域を有している。第
３のドープト領域が基板内に形成された第４の絶縁Ｎ−
ドープト領域内に形成される。第２のトランジスタＰ２
は第１のトランジスタＰ１と同じ絶縁領域内に形成され
た第１および第２のＮ＋ドープト領域を有している。第
３の電界効果型トランジスタＮ１は基板内に形成された
絶縁Ｎ−領域内に形成された第１および第２のＰ＋ドー
プト領域を有している。第４の電界効果型トランジスタ
Ｎ２は第３のトランジスタＮ１と同じ絶縁Ｎ−領域内に
形成された第１および第２のＮ＋ドープト領域を有して
いる。第１のトランジスタＰ１のゲートは第１の入力に
接続されている。第１のトランジスタＰ１の第１のドー
プト領域は出力に接続され、第１のトランジスタＰ１の
第２のドープト領域は負電圧Ｖｎに接続されている。第
３のドープト領域は負電圧Ｖｎに接続され第４のドープ
ト領域は供給電圧Ｖｄｄに接続されている。第２のトラ
ンジスタＰ２は第１のトランジスタへ帰還構成で接続さ
れている。第３のトランジスタＮ１のゲートは第２の入
出力に接続されている。第３のトランジスタＮ１の第１
のドープト領域は出力に接続され、第３のトランジスタ
Ｎ１の第２のドープト領域は供給電圧よりも正である電
圧Ｖｐに接続されている。第３のトランジスタＮ１の第
５のドープト領域も電圧Ｖｐに接続されている。第４の
トランジスタＮ２は第３のトランジスタＮ１へ帰還構成
で接続されている。
Ｎ１，Ｎ２のＮチャネル部を基板から絶縁するディープ
Ｎタンクを含んでいる。回路は基準電圧Ｖｓｓに接続さ
れたＰ型基板上に形成される。第１の電界効果型トラン
ジスタＰ１は第３の絶縁Ｐ−ドープト領域内に形成され
た第１および第２のＮ＋ドープト領域を有している。第
３のドープト領域が基板内に形成された第４の絶縁Ｎ−
ドープト領域内に形成される。第２のトランジスタＰ２
は第１のトランジスタＰ１と同じ絶縁領域内に形成され
た第１および第２のＮ＋ドープト領域を有している。第
３の電界効果型トランジスタＮ１は基板内に形成された
絶縁Ｎ−領域内に形成された第１および第２のＰ＋ドー
プト領域を有している。第４の電界効果型トランジスタ
Ｎ２は第３のトランジスタＮ１と同じ絶縁Ｎ−領域内に
形成された第１および第２のＮ＋ドープト領域を有して
いる。第１のトランジスタＰ１のゲートは第１の入力に
接続されている。第１のトランジスタＰ１の第１のドー
プト領域は出力に接続され、第１のトランジスタＰ１の
第２のドープト領域は負電圧Ｖｎに接続されている。第
３のドープト領域は負電圧Ｖｎに接続され第４のドープ
ト領域は供給電圧Ｖｄｄに接続されている。第２のトラ
ンジスタＰ２は第１のトランジスタへ帰還構成で接続さ
れている。第３のトランジスタＮ１のゲートは第２の入
出力に接続されている。第３のトランジスタＮ１の第１
のドープト領域は出力に接続され、第３のトランジスタ
Ｎ１の第２のドープト領域は供給電圧よりも正である電
圧Ｖｐに接続されている。第３のトランジスタＮ１の第
５のドープト領域も電圧Ｖｐに接続されている。第４の
トランジスタＮ２は第３のトランジスタＮ１へ帰還構成
で接続されている。
【図１】非揮発性メモリセルおよび付随する回路のアレ
イを表わす図。
イを表わす図。
【図２】本発明の回路に使用するトランジスタを形成す
る拡散領域を示す半導体基板の断面図。
る拡散領域を示す半導体基板の断面図。
【図３】本発明のスイッチング回路の実施例の回路図。
【図４】図３の回路を使用して供給電圧よりも高く基準
電圧よりも低い電圧をセレクトおよびディセレクトする
様子を示すブロック図。
電圧よりも低い電圧をセレクトおよびディセレクトする
様子を示すブロック図。
１０ セル １１ ソース １２ ドレーン １３ フローティングゲート １４ コントロールゲート １５ ロー線 １６ ローデコーダ １７ ソース−カラム線 １８ カラムデコーダ １９ ビット線 ２０ｄ 線 ２０ｒ 線 ２１ コントロール回路 Ｎ１ 第１のトランジスタ Ｎ２ 第２の電界効果型トランジスタ Ｎ３ 第６のトランジスタ Ｐ１ 第３の電界効果型トランジスタ Ｐ２ 第４の電界効果型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイクル シー．スメイリング アメリカ合衆国テキサス州ミズーリ シテ ィ，オイスター クリーク ドライブ 8115
Claims (1)
- 【請求項１】 供給電圧、基準電圧、負電圧、第１の入
出力を有し、前記基準電圧に接続された第１の導電型の
基板上に形成されるレベルシフタ回路であって、該回路
は、第２の導電型の第１および第２のドープト領域と、
前記第１の導電型の第３のドープト領域内の前記第１の
トランジスタの前記第１および第２のドープト領域と、
前記第２の導電型の第４のドープト領域内の前記第１の
トランジスタの前記第３のドープト領域と、前記基板内
の前記第１のトランジスタの前記第４のドープト領域を
有する電界効果型トランジスタを具備し、前記第１のト
ランジスタは前記第１および第２のドープト領域間にチ
ャネル領域を有し、前記チャネル領域から絶縁されたゲ
ートを有し、前記第１のトランジスタの前記ゲートは前
記第１の入力に接続され、前記第１のトランジスタの前
記第１のドープト領域は前記出力に接続され、前記第１
のトランジスタの前記第２のドープト領域は前記負電圧
に接続され、前記第３のドープト領域は前記負電圧に接
続され、前記第４のドープト領域は前記供給電圧に接続
されている、レベルシフタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US728928 | 1991-07-12 | ||
| US07/728,928 US5157281A (en) | 1991-07-12 | 1991-07-12 | Level-shifter circuit for integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250888A true JPH05250888A (ja) | 1993-09-28 |
Family
ID=24928846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22775492A Pending JPH05250888A (ja) | 1991-07-12 | 1992-07-13 | レベルシフタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157281A (ja) |
| EP (1) | EP0522579A3 (ja) |
| JP (1) | JPH05250888A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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