KR930005978B1 - 불휘발성 반도체 메모리 시스템 - Google Patents

불휘발성 반도체 메모리 시스템 Download PDF

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KR930005978B1
KR930005978B1 KR1019890018677A KR890018677A KR930005978B1 KR 930005978 B1 KR930005978 B1 KR 930005978B1 KR 1019890018677 A KR1019890018677 A KR 1019890018677A KR 890018677 A KR890018677 A KR 890018677A KR 930005978 B1 KR930005978 B1 KR 930005978B1
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다다시 마루야마
야소지 스즈키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

불휘발성 반도체 메모리 시스템
제1도는 본 발명의 불휘발성 메모리 시스템의 제1실시예에 따른 전체 구성을 나타낸 블럭도.
제2도는 상기 실시예의 메모리 시스템에서 사용되는 메모리셀의 소자구조를 나타낸 단면도.
제3도는 상기 제2도에 나타낸 소자의 등가회로도.
제4도는 제2도에 나타낸 소자의 각 동작모드에 따른 인가전압을 정리해서 나타낸 도면.
제5도는 상기 실시예의 메모리 시스템에서 사용되는 레벨쉬프터의 회로도.
제6도는 상기 실시예의 메모리 시스템에서 사용되는다른 메모리셀의 소자구조를 나타낸 단면도.
제7도는 상기 제6도에 나타낸 소자의 등가회로도.
제8도는 제6도에 나타낸 소자의 각 동작모드에 따른 인가전압을 정리해서 나타낸 도면.
제9도는 본 발명의 제2실시예에 따른 불휘발성 메모리 시스템의 전체 구성을 나타낸 블럭도.
제10도는 본 발명의 제3실시예에 따른 불휘발성 메모리 시스템의 전체 구성을 나타낸 블럭도.
제11도는 본 발명의 제4실시예에 따른 불휘발성 메모리 시스템의 전체 구성을 나타낸 블럭도.
제12도는 종래 E2PROM에서 사용된 메모리셀의 소자구조를 나타낸 단면도.
제13도는 제12도에 나타낸 메모리셀의 등가회로도.
제14도는 제12도에 나타낸 메모리셀의 각 동작모드에 따른 인가전압을 정리해서 나타낸 도면.
제15도는 종래 E2PROM에 사용된 레벨쉬프터의 구성을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리칩 12 : 밧데리
13 : 메모리셀 메트릭스 14 : 행디코더
15 : 열선택회로 16 : 열디코더
17,18,20 : 레벨쉬프터 19 : 감지증폭기
21,24,25 : 발진기 22 : 타이머
23 : 승압회로 26 : 제어회로
27,28 : 클럭신호입력회로
51 : 트랜지스터(제1선택용 트랜지스터)
52 : 트랜지스터(메모리용 트랜지스터)
53 : 트랜지스터(제2선택용 트랜지스터)
91 : 트랜지스터(메모리용 트랜지스터)
92 : 트랜지스터(선택용 트랜지스터)
[산업상의 이용분야]
본 발명은 전기적으로 데이터를 기입, 소거할 수 있는 불휘발성 반도체 메모리 시스템에 관한 것으로, 특히 저전압에서 고전압까지의 넓은 동작전압 범위를 필요로 하는 제품등의 응용분야에 사용되는 불휘발성 반도체 메모리 시스템에 관한 것이다.
[종래의 기술 및 그 문제점]
전기적으로 데이터를 기입, 소거할 수 있는 불휘발성 반도체 메모리로 E2PROM(Electrically Erasable Programmable Read Only Memory)이 알려져 있는바, 이 E2PROM칩내에는 메모리셀 메트릭스와, 이 메모리셀 메트릭스내의 메모리셀을 행단위로 선택하는 행디코더 및 열단위로 선택하는 열선택회로, 이 열선택회로를 제어하는 열디코더, 행디코더 및 열디코더의 디코딩출력을 레벨쉬프터해서 상기 메모리셀 메트릭스 및 열선택회로로 공급하는 각 레벨쉬프터, 데이터 독출시에 상기 열선택회로에서 선택되는 메모리셀의 기억데이터를 검출하는 감지증폭기, 데이터기입시에 상기 열선택회로에서 선택되는 메모리셀에 대한 기입을 행하기 위해 데이터를 레벨쉬프터해서 상기 메모리셀 메트릭스로 공급하는 레벨쉬프터, 클럭신호를 발생시키는 발진기, 이 발진기에서 출력되는 클럭신호에 기초해서 각종의 제어신호를 발생시키는 타이머 및, 상기 발진기에서 출력되는 클럭신호로 구동되면서 전원전압을 승압해서 상기 레벨쉬프터에서 사용되는 고전압을 발생시키는 승압회로등이 설치되어 있다.
한편, 일반적으로 시장에 출하되고 있는 E2PROM의 동작전원 전압범위는 통상 5V±10%(4.5V~5.5V)로 되어 있는 바, 산업용 기기에 응용되는 경우에 이러한 동작전압범위는 문제가 되지 않지만, 밧데리로 동작되는 민생용기기, 예컨대 카메라, 자동차 오디오, IC카드 등에 있어서는 1.5V정도의 낮은 전압으로부터 5V정도의 높은 전압까지의 광범위한 동작전압 범위를 필요로 하고 있다.
종래의 E2PROM의 동작전압 범위를 5V±10%로 제한시키고 있는 것은 메모리셀 메트릭스내의 메모리셀, 각 레벨쉬프터 및 발진기등이다. 그 밖에 행디코더, 열디코더, 감지증폭기, 타이머등은 CMOS스태틱회로의 구성을 갖도록 할 수 있기 때문에 광범위한 전압범위에서의 동작이 가능하다. 또, 승압회로도 다이오트 접속된 MOS트랜지스터와 커플링용의 콘덴서로 이루어진 조합회로의 구성을 갖고 있으므로 광범위한 전압범위에서의 동작이 가능하다.
제12도는 종래의 E2PROM에서 사용된 메모리셀의 소자구조를 나타낸 단면도로서, 도면중 P형 반도체기판(100)의 표면에는 N형 확산층(101,102,103)이 형성되어 있고, 상기 확산층(101,102)의 상호간에는 채널영역(104)이 설정되어 있으며, 이 채널영역(104)상에는 비교적 두꺼운 절연막(105)을 매개로 다결정 실리콘으로 구성된 전극(106)이 설치되어 있다. 또, 이 전극(106)은 상기 절연막(105)보다 얇은 막두께를 갖는 절연막(107)의 부분을 매개로 상기 N형 확산층(102)과 중첩되어 있다. 또, 전극(106)상에는 비교적 두꺼운 절연막(108)을 매개로 다결정 실리콘으로 구성된 전극(109)이 설치되어 있다.
또, 상기 확산층(102,103)의 상호간에도 채널영역(110)이 설정되어 있고, 이 채널영역(110)상에는 비교적 두꺼운 절연막(111)을 매개로 다결정 실리콘으로 구성된 전극(112)이 설치되어 있다.
여기서, 상기 확산층(101)은 소오스배선(S)에, 또 확산층(103)은 비트선(BL)에 각각 접속되고, 전극(106)은 부유게이트전극, 전극(109)은 제어게이트전극, 전극(112)은 게이트전극으로 각각 사용되며, 제어게이트전극(109)은 제어게이트선(CG)에, 제이트전극(112)은 선택게이트선(SG)에 각각 접속되어 있다.
제13도는 제12도에 나타낸 메모리셀의 등가회로도로서, 도면에서 트랜지스터(131)는 확산층(101,102)을 소오스, 드레인으로 하는 부유게이트형으로 데이터를 기억시키는 메모리용 트랜지스터를 구성하고 있다. 또, 트랜지스터(132)는 확산층(102,103)을 소오스, 드레인으로 하는 통상의 MOS형으로, 상기 메모리용 트랜지스터(131)를 선택하는 선택용 트랜지스터를 구성하고 있다.
이와 같은 메모리셀의 동작모드로서는 데이터소거, 기입 및 독출모드가 있는 바, 제14도는 이러한 각 동작모드에 있어서 소오스배선(S), 비트선(BL), 제어게이트선(CG), 선택게이트선(SG)에 공급되는 전압을 정리해서 나타낸 것이다. 또 E2PROM칩에서 사용되는 전원전압은 Vss, Vcc, Vpp의 3종류가 있는 바, 통상 Vss=0V, Vcc=5V, vpp=20V이고, 20V의 고전압인 Vpp는 상기 승압회로에서 외부전원전압(Vcc)을 승압함으로써 형성된다.
먼저, 데이터 소거모드를 설명한다.
이 모드는 전자주입모드로도 불리우는 것으로, 부유게이트전극(106)에 전자를 주입함으로써 메모리용 트랜지스터(131)의 임계치전압을 상승시키게 된다. 이 경우에는 BL=0V, SG=20V, S=0V로 각각 설정된다. 여기서, SG를 20V로 설정함으로써 선택용 트랜지스터(132)가 도통되어 N형 확산층(102)이 BL의 0V로 된다. 한편, 부유게이트전극(106)에 CG의 높은 전압이 인가됨에 따라 부유게이트전극(106)과 N형 확산층(102)간의 얇은 절연막(107)에 고전계가 걸리게 되어 N형 확산층(102)으로부터 부유게이트전극(106)쪽으로 터널전류가 흐르게 됨으로써, 부유게이트전극(106)에 전자가 주입된다. 그 결과, 메모리용 트랜지스터(131)의 임계치전압이 상승되어, 예컨대 +8V정도로 된다.
데이터 기입모드는 전자방출모드로도 불리우는 것으로, 부유게이트전극(106)으로 주입된 전자를 방출해서 메모리용 트랜지스터(131)의 임계치전압을 저하시키게 된다. 이 경우에는 BL=20V, SG=20V, CG=0V, S=5V 혹은 부유상태로 설정한다.
여기서, SG를 20V로 설정함으로써 선택용 트랜지스터(132)가 도통되어 N형 확산층(102)이 BL의 20V로 되고, 그에 따라 상기 소거모드의 경우와 반대방향으로 얇은 절연막(107)에 고전계가 인가되게 된다. 그러면, 부유게이트전극(106)으로부터 N형 확산층(102)쪽으로 터널전류가 흐르게 되어 부유게이트전극(106)으로부터 전자가 방출되고, 그 결과 메모리용 트랜지스터(131)의 임계치전압이 저하되어, 예컨대 -5V정도로 된다.
데이터 독출모드의 경우에는 BL=1V, SG=5V, CG=0V, S=0V로 설정한다. 여기서, SG를 5V로 설정함에 따라 선택용 트랜지스터(132)가 도통되어 N형 확산층(102)이 BL의 1V로 된다. 이때, 미리 부유게이트전극(106)에 전자가 주입되어 있는 경우에는 임계치전압이 상승되어 있기 때문에 메모리용 트랜지스터(131)는 도통되지 않는다. 이 때문에 BL과 S간에는 전류가 흐르지 않아 BL은 1V를 그대로 유지하게 된다. 이에 대해 부유게이트전극(106)으로부터 전자가 방출되어 있는 경우에는 임계치전압이 저하되기 때문에 메모리용 트랜지스터(131)가 도통되게 되고, 그에 따라 BL과 S간에 전류가 흘러 BL은 거의 S의 0V로 되게 된다. 즉, BL의 1V와 0V의 전위차를 BL에 접속되어 있는 상기 감지증폭기에서 증폭함으로써 논리적인 "1", "0"의 판정이 이루어지게 된다.
이때, 문제점이 되는 것은 BL의 1V와 0V의 전위차를 감지증폭기에서 증폭한다는 점이다. 즉, 감지증폭기에서는 불과 1V의 전위차를 증폭해서 레벨판정을 행하고 있는 것이다.
다음으로, 독출모드시에 BL을 5V까지 올리지 못하고 1V정도로 제한을 해야만 하는 이유를 설명한다.
독출모드에서 BL을 5V로 설정하면 N형 확산층(102)은 거의 5V로 된다. 그러면, 얇은 절연막(107)에는 부유게이트전극(106)을 매개로 CG=0V와 N형 확산층(102)의 5V에 의한 전계가 걸리게 되는데, 이 전계는 앞의 기입모드(전자방출모드)에 있어서의 전계의 방향과 그 가해지는 방향이 같고, 전계의 강도가 기입모드때 보다도 낮다는 점이 다르다. 따라서, 전자가 주입되어 있는 메모리셀이 장시간에 걸쳐 독출모드로 되어 있게 되면, 이미 주입되어 있는 전자가 터널효과에 의해 방출되어 임계치전압이 조금씩 떨어지게 되고, 그에 따라 임의의 시간이 경과되면, 논리적 오동작이 일어나게 된다. 이러한 현상은 소프트라이트(soft write : 약기입)현상이라 불리우며, 이 약기입현상의 시간에 대한 내성은 리드·리탠션특성(독출시의 데이터 유지특성)이라 불리운다.
이 리드·리텐션특성을 개선하기 위해서는 독출모드시의 BL전압을 낮추면 되지만, 그에 따라 전자주입셀과 전자방출셀간의 BL전압 차이가 작아지게 되어 논리적인 마진이 저하되는 문제점이 발생한다. 따라서, 종래에는 BL=1V정도로 설정해서 리드·리텐션특성을 유지하는 한편, 논리적인 마진이 적어지게 된는 점은 감지증폭기를 고성능화하는 등의 보완책을 사용하였는 바, 그에 따라 감지증폭기 자체에 큰 부담을 주고 있었다. 그 때문에 제12도에 나타낸 메모리셀을 사용하게 되면, 독출모드시의 감지증폭기의 동작전원 전압 마진이 작아지게 되어 저전압동작이 불리해지게 되는 문제점이 발생하였다.
제15도는 종래의 E2PROM에서 사용된 레벨쉬프터의 구성을 나타낸 회로도로서, 레벨쉬프터시킬 입력신호가 공급되는 입력노드(141)에는 N채널 MOS트랜지스터(142)의 게이트가 접속되어 있고, 이 트랜지스터(142)의 드레인은 고전압(Vpp) 혹은 통상의 전원전압(Vcc)이 인가되는 노드(143)에 접속되어 있다. 또, 상기 트랜지스터(142)의 소오스에는 콘덴서(144)를 매개로 클럭신호가 공급되고, 상기 트랜지스터(142)의 게이트, 소오스간에는 1개의 N채널 MOS트랜지스터(145)의 소오스, 드레인간이 삽입되어 있으며, 이 트랜지스터(145)의 게이트는 상기 트랜지스터(142)의 소오스에 접속되어 있다. 이와 같은 레벨쉬프터에서는 콘덴서(144)의 일단에 클럭신호가 공급됨에 따라 트랜지스터(142)의 소오스전압이 상승되고, 이 전압을 트랜지스터(145)를 매개로 트랜지스터(142)의 게이트측으로 출력해서 트랜지스터(142)의 도통저항을 순차적으로 저하시키는 바, 그에 따라 트랜지스터(142,145)를 매개로 고전압(Vpp)이 입력노드(141)로 출력되어 레벨쉬프트동작을 수행하게 된다.
이 레벨쉬프터에 있어서, 전원전압(Vcc)을 낮추게 되면, 클럭신호의 진폭이 작아지게 되고, 그에 따라 콘덴서(144)에 의해 트랜지스터(142)의 소오스전압을 충분히 상승시킬 수 없게 됨으로써 트랜지스터(142,145)를 매개로 고전압(Vpp)이 노드(141)로 충분히 출력되지 못하게 되어, 결국 충분한 레벨쉬프트동작을 수행할 수 없게 된다. 따라서, 제15도에 나타낸 종래의 레벨쉬프트도 저전압동작에는 불리하다.
또 클럭신호를 발생시키는 발진기는 통상, 링오실레이터로 구성되게 되는 바, 그 발진주파수는 전원전압(Vcc)과 직접적인 연관성을 갖고 있다. 따라서, 5V±10%의 전압범위에서는 최적의 발진주파수를 얻을 수 있지만, 1.5V정도의 저전압에서는 발진주파수가 극단적으로 낮아지게 되며, 그 결과 승압회로에서 발진되는 고전압도 낮아져 메모리셀에 대한 데이터기입, 소거동작이 불가능해지게 된다.
상기한 바와 같이, 종래의 E2PROM은 동작전압 범위가 매우 좁았기 때문에 밧데리를 사용해서 동작시킬 수 없었다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 저전압 혹은 광범위한 전압범위에서 안정적으로 동작되는 불휘발성 반도체 메모리 시스템을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 메모리셀 메트릭스, 행디코더, 행디코더의 디코딩출력을 레벨변환시키는 제1레벨쉬프터회로, 열선택회로, 열디코더, 열디코더의 디코딩출력을 레벨변환시키는 제2레벨쉬프터회로, 감지증폭기, 기입용 데이터를 레벨변환시키는 제3레벨쉬프터회로, 승압회로, 타이머회로 및 발진회로 등을 구비한 메모리칩과 ; 이 메모리칩을 구동시키기 위한 밧데리로 구성되어 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실실예에 따른 불휘발성 반도체 메모리 시스템의 전체구성을 나타낸 블럭도이다.
본 실시예에 따른 메모리 시스템은 메모리칩(11)과, 이 메모리칩(11)에 전원전압(Vcc)을 공급하는 밧데리(12)로 구성되어 있다. 또, 상기 메모리칩(11)내에는 메모리셀 메트릭스(13)와, 입력어드레스를 기초로 상기 메모리셀 메트릭스(13)내에 도시하지 않은 메모리셀을 행단위로 선택하는 행디코더(14), 메모리셀 메트릭스(13)내의 도시하지 않은 메모리셀을 열단위로 선택하는 열선택회로(15), 입력어드레스를 기초로 열선택회로(15)의 동작을 제어하는 열디코더(16), 상기 행디코더(14)의 디코딩출력을 레벨쉬프트시켜 상기 메모리셀 메트릭스(13)로 공급하는 레벨쉬프터(17), 상기 열디코더(16)의 디코딩출력을 레벨쉬프트시켜 상기 열선택회로(15)로 공급하는 레벨쉬프터(18), 데이터의 독출시에 상기 열선택회로에서 선택된 메모리셀의 기억데이터를 검출하는 감지증폭기(19), 데이터의 기입시에 상기 열선택회로(15)에서 선택된 메모리셀에 대해서 기입하려는 데이터를 레벨쉬프트시켜 상기 메모리셀 메트릭스(13)로 공급하는 레벨쉬프터(20), 소정 주파수의 클럭신호를 발생시키는 발진기(21), 데이터의 기입시에 상기 발진기(21)로부터 출력되는 클록신호를 기초로 기입시간을 설정하고, 이 기입시간에 따라 각종 제어신호를 발생시키는 타이머(22), 상기 발진기(21)로부터 출력되는 클럭신호로 구동되면서 밧데리(12)로부터 공급되는 전원전압(Vcc)을 승압시켜 상기 각 레벨쉬프터(17,18,20)에서 사용되는 고전압(Vpp)을 발생시키는 승압회로(23)가 설치되어 있다.
제2도는 상기 메모리셀 메트릭스(13)내에 설치된 메모리셀의 소자구조를 나타낸 단면도이다.
제2도에 있어서, P형 반도체기판(30)의 표면에는 N형 확산층(31,32,33,34)이 형성되어 있고, 이 확산층(31,32)의 상호간에는 채널영역(35)이 설정되어 있으며, 이 채널영역(35)상에는 비교적 두꺼운 절연막(36)을 매개로 다결정 실리콘으로 구성된 전극(37)이 설치되어 있다. 또, 상기 확산층(32,33)의 상호간에도 채널영역(38)이 설정되어 있고, 이 채널영역(38)상에는 두꺼운 절연막(39)을 매개로 다결정 실리콘으로 구성된 전극(40)이 설치되어 있다. 또 이 전극(40)은 상기 절연막(39)보다 더 얇은 막두께를 갖는 절연막(41)의 부분을 매개로 상기 N형 확산층(33)과 중첩되어 있다. 또, 상기 전극(40)상에는 비교적 두꺼운 절연막(42)을 매개로 다결정 실리콘으로 구성된 전극(43)이 설치되어 있다. 그리고, 상기 확산층(33,34)의 상호간에도 채널영역(44)이 설정되어 있는데, 이 채널영역(44)상에는 비교적 두꺼운 절연막(45)을 매개로 다결정 실리콘으로 구성된 전극(46)이 설치되어 있다. 여기서, 상기 확산층(31)에는 독출선(RL)이, 확산층(34)에는 기입선(WL)이 각각 접속되고, 상기 전극(37,46)은 게이트전극, 전극(40)은 부유게이트, 전극(43)은 제어게이트전극으로 각각 사용되며, 게이트전극(37)에는 독출게이트선(RG)이, 제어게이트전극(43)에는 제어게이트선(CG)이, 게이트전극(46)에는 기입게이트선(WG)이 각각 접속된다.
제3도는 제2도에 나타낸 소자의 등가회로도로서, 도면중 트랜지스터(51)는 상기 확산층(31,32)을 각각 소오스, 드레인으로 하는 통상의 MOS형 트랜지스터로서, 제1선택용 트랜지스터를 구성하고 있다, 그리고, 트랜지스터(52)는 상기 확산층(32,33)을 각각 소오스, 드레인으로 하는 부유게이트형 트랜지스터로서, 데이터를 기억시키는 메모리용 트랜지스터를 구성하고 있다. 또, 트랜지스터(53)는 상기 확산층(33,34)을 소오스, 드레인으로 하는 통상의 MOS형 틀랜지스터로서, 제2선택용 트랜지스터를 구성하고 있다.
이 메모리셀의 동작모드는 제12도에 나타낸 종래의 메모리셀과 마찬가지로 데이터의 소거, 기입 및 독출모드가 있다.
제4도는 이러한 각 동작모드에 있어서, 독출선(WL)과 기입게이트선(WG), 제어게이트선(CG), 독출게이트선(RG) 및, 독출선(RL)의 각각에 공급되는 전압을 정리해서 나타낸 도표이다.
데이터 소거모드(전자주입모드)의 경우에는 WL=0V, WG=20, CG=20V, RG=0V로 각각 설정된다. 이때, 독출선(RL)의 전압을 어떠한 전압으로 설정되어도 무방하다. 여기서 WG를 20V로 설정함에 따라 제2선택용 트랜지스터(53)가 도통되어 N형 확산층(33)은 WL의 0V로 된다. 한편, 부유게이트전극(40)에는 CG의 높은 전압이 인가되고, RG를 0V로 설정함에 따라 제1선택용 트랜지스터(51)가 비도통상태로 되며, N형 확산층(32)은 부유상태로 된다. 이에 따라, 부유게이트전극(40)과 N형 확산층(33)간의 얇은 절연막(41)에 고전계가 인가되어 N형 확산층(33)으로부터 부유게이트(40)쪽으로 터널전류가 흘러 부유게이트전극(40)에 전자가 주입된다. 그 결과, 메모리용 트랜지스터(52)의 임계치전압이 상승되어, 예컨대 8V정도로 된다.
데이터 기입모드(전자방출모드)의 경우에는 WL=20V, WG=20V, CG=0V, RG=0V, 로 각각 설정된다. 이때에도 독출선(RL)의 전압을 어떠한 전압이어도 무방하다. 여기서, WG를 20V로 설정함에 따라 제2선택용 트랜지스터(53)가 도통되어 N형 확산층(33)은 WL의 20V로 된다. 그에 따라, 상기 소거모드의 경우와는 반대방향으로 얇은 절연막(41)에 고전계가 걸리게 되고, 부유게이트전극(40)으로부터 N형 확산층(33)쪽으로 터널전류가 흐르게 되어, 부유게이트전극(40)으로부터 전자가 방출된다. 그 결과, 메모리용 트랜지스터(52)의 임계치전압이 하강되어, 예컨대 -5V정도로 된다. 이와같이, 데이터 소거모드시 및 기입모드시의 기본적인 동작은 종래의 메모리셀과 동일하다.
데이터 독출모드의 경우에는 Wl=0V, WG=5V, CG=0V, RG=5V, RL=5V로 각각 설정된다. RG및 WG를 5V로 설정함에 따라 제1 및 제2선택용 트랜지스터(51,53)가 도통되어 N형 확산층(32)은 RL의 5V로, N형 확산층(33)은 WL의 0V로 된다. 이때, 메모리용 트랜지스터(52)의 부유게이트전극(40)에 전자가 주입되어 있는 경우에는 그 임계치전압이 상승되어 있기 때문에, 메모리용 트랜지스터(52)는 도통되지 않는다. 이 때문에, RL과 WL간에는 전류가 흐르지 않고, RL은 5V를 그대로 유지하게 된다. 이에 대해 부유게이트전극(40)에서 전자가 방출되어 있는 경우에는 임계치전압이 저하되어 있기 때문에, 메모리용 트랜지스터(52)는 도통된다. 이 때에는 RL과 WL간에 전류가 흐르게 되고, RL은 거의 WL의 0V로 된다. 그리고 RL의 5V와 0V의 전위차를 RL에 접속되어 있는 상기 감지증폭기(19 ; 제1도)에서 증폭함에 따라 논리적인 "1", "0"의 판정이 행해지게 된다.
여기서, 특별히 중요한 것은 RL에 5V라는 통상의 독출시의 전원전압이 그대로 공급된다는 점이다. 더욱이, 5V라는 전압을 RL에 공급해도 소프트라이트현상을 억제할 수 있음은 물론, 리드·리텐션특성을 대폭적으로 개선할 수 있게 되는데, 이는 독출모드에 있어서, WG=5V, WL=0V이기 때문에 N형 확산층(33)의 전압이 0V로 된다. 그리고, CG=0V이고, 부유게이트전극(40)의 전압도 거의 0V로 되며, N형 확산층(33)도 0V이기 때문에, 부유게이트전극(40)과 N형 확산층(33)간의 얇은 절연막(41)에는 전계가 인가되지 않으며, 따라서 터널효과에 의한 전자의 주입 및 방출이 일어나지 않는다.
이와같은 메모리에서는 메모리용 트랜지스터(52)의 전자주입상태 및 방출상태에 있어서, RL이 5V와 0V간을 풀수윙(full swing)하게 되므로, 전원전압(Vcc)이 낮은 경우에도 RL전압은 전원전압(Vcc)과 0V간을 풀스윙하게 된다. 즉, 저전압 동작에 대해서 충분한 마진을 가질 수 있게 된다. 제2도에 나타낸 소자구조를 갖춘 메모리셀을 채용함에 따라 제1도중의 메모리칩(11)은 저전압동작이 가능해 지고, 1.5V정도의 전압을 갖는 밧데리(12)에 의해서 메모리칩(11)을 구동시킬 수 있게 된다.
제5도는 상기 제1도중의 메모리칩(11)내에 설치된 각 레벨쉬프터(17,18,20)의 일부 구성을 나타낸 회로도로서, 이 회로는 1개의 입력신호에 대해 레벨쉬프팅을 행하는 단위회로로서, 각 레벨쉬프터(17,18,20)내에는 각각 여기에 도시된 회로가 필요한 수만큼 설치되게 된다.
제5도의 회로에 있어서, 입력신호가 공급되는 입력노드(61)에는 CMOS인버터(62)의 입력단이 접속되어 있고, 이 인버터(62)의 입력단과 출력신호를 얻는 출력노드(63)간에는 공핍형의 N채널 MOS트랜지스터(64)의 소오스, 드레인간이 삽입되어 있으며, 이 트랜지스터(64)의 게이트에는 제어신호(PGM)가 공급되는 바, 이 제어신호(PGM)는 데이터의 소거 혹은 기입시에는 "0"레벨로 되고, 데이터의 독출시에는 "1"레벨로 된다. 또, 상기 고전압(Vpp) 혹은 통상의 전원전압(Vcc)이 공급되는 노드(65)와 상기 출력노드(63)간에는 공핍형의 N채널 MOS트랜지스터(66) 및 P채널 MOS트랜지스터(67) 각각의 소오스, 드레인간이 직렬로 삽입되어 있다. 그리고, 상기 트랜지스터(66)의 게이트는 상기 노드(63)에 접속되고, 상기 트랜지스터(67)의 게이트는 상기 노드(61)에 접속된다. 또, 특히 형을 지정하지 않은 트랜지스터는 모두 증가형의 트랜지스터이다.
이와같이 구성된 회로에 있어서, 상기 메모리셀에서 데이터의 소거 혹은 기입을 행할 때에 상기 제어신호(PGM)는 "0"레벨로 된다. 이때, 노드(65)에는 고전압(Vpp)이 공급되는바, 이때 입력신호가 "0"레벨이라면, 인버터(62)의 출력은 Vcc로 된다. 또, 입력신호에 의해 트랜지스터(67)가 도통되는데, 트랜지스터(66,67)의 직렬접속점은 미리 트랜지스터(66)의 임계치전압까지 충전되어 있으므로, 트랜지스터(67)가 도통되어 트랜지스터(66)의 임계치전압에 상당하는 전압이 노드(63)로 출력되게 된다. 그에 따라, 트랜지스터(66)가 도통되고, 노드(65)에 공급되는 고전압(Vpp)이 노드(63)로 출력된다. 이때, 제어신호(PGM)가 "0"레벨이기 때문에, 공핍형 트랜지스터(64)는 비도통상태로 되어 고전압(Vpp)과 전압(Vcc)간에는 전류가 흐르지 않게 된다.
한편, 데이터의 소거 혹은 기입을 행할 때, 입력신호가 "1"레벨이라면, 인버터(62)의 출력은 Vss인 "0"레벨로 되고, 트랜지스터(67)가 비도통상태로 되기 때문에 노드(63)에는 Vss전압이 출력된다.
또, 상기 메모리셀에서 데이터의 독출을 행하는 경우, 제어신호(PGM)가 "1"레벨로 되고, 이때 노드(65)에는 전압(Vcc)이 공급된다. 제어신호(PGM)가 "1"레벨이면, 트랜지스터(64)가 도통되기 때문에, 입력신호는 인버터(62)에 의해서 반전되어 출력노드(63)로 출력된다.
이러한 레벨쉬프터에서는 종래와 달리 콘덴서를 매개로 클럭신호로서 소정 회로점의 전압을 상승시킬 필요가 없기 때문에, 전원전압(Vcc)이 낮아도 충분히 동작이 가능하다. 따라서, 저전압동작에 대해 충분한 동작마진을 얻을 수 있게 된다. 즉, 제5도에 나타낸 레벨쉬프터를 채용하면, 제1도에 도시된 메모리칩(11)은 저전압동작이 더욱 더 가능해지게 된다.
제6도는 상기 제1도중의 메모리셀 메트릭스(13)내에 설치되면서 상기 제2도와는 다른 소자구조를 갖는 메모리셀의 단면도로서, 도면중 P형 반도체기판(70)의 표면에는 N형 확산층(71,72,73)이 형성되어 있고, 이때 확산층(71,72)의 상호간에는 채널영역(74)이 설정되어 있으며, 이 채널영역(74)상에는 비교적 두꺼운 절연막(75)을 매개로 다결정 실리콘으로 구성된 전극(76)이 설치되어 있다. 또, 이 전극(76)은 상기 절연막(74)보다 얇은 막두께를 갖는 절연막(77)의 부분을 매개로 상기 N형 확산층(72)과 중첩되어 있다. 또, 상기 전극(76)상에는 비교적 두꺼운 절연막(78)을 매개로 다결정 실리콘으로 구성된 전극(79)이 설치되어 있다.
상기 확산층(72,73)의 상호간에도 채널영역(80)이 설정되어 있는데, 이 채널영역(80)상에는 비교적 두꺼운 절연막(81)을 매개로 다결정 실리콘으로 구성된 전극(82)이 설치되어 있다.
상기 확산층(71)에는 독출선(RL)이, 확산층(73)에는 기입선(WL)이 각각 접속되어 있다. 또, 상기 전극(76)은 부유게이트전극, 전극(79)은 제어게이트전극, 전극(82)은 게이트전극으로 각각 사용되고, 전극(79)은 제어게이트선(CG)에, 전극(82)은 선택게이트선(SG)에 각각 접속되어 있다.
제7도는 상기 제6도에 나타낸 소자의 등가회로도로서, 도면중 트랜지스터(91)는 상기 확산층(71,72)을 소오스, 드레인으로 하는 부유게이트형 트랜지스터로서, 데이터를 기억시키는 메모리용 트랜지스터를 구성하고 있다. 또, 트랜지스터(92)는 상기 확산층(72,73)을 소오스, 드레인으로 하는 통상의 MOS형 트랜지스터로서, 상기 메모리용 트랜지스터(91)를 선택하는 선택용 트랜지스터를 구성하고 있다.
이와같은 메모리셀의 동작모드도 종래의 메모리셀의 경우와 마찬가지로 데이터의 소거, 기입 및 독출모드가 있는데, 제8도는 이와같은 동작모드에 있어서 독출선(RL), 기입선(WL), 제어게이트선(CG) 및 선택게이트선(SG)에 공급되는 전압을 정리해서 나타낸 것이다.
데이터 소거모드(전자주입모드)의 경우에는 WL=0V, SG=20V, CG=0V, RL=0V로 각각 설정되는데, 여기서 SG를 20V로 설정함에 따라 선택용 트랜지스터(92)가 도통되어 N형 확산층(72)은 WL의 0V로 된다. 한편, 부유게이트전극(76)의 CG의 높은 전압이 인가됨에 따라 부유게이트전극(76)과 N형 확산층(72)간의 얇은 절연막(77)에 고전계가 걸리게 되고, N형 확산층(72)으로부터 부유게이트전극(76)쪽으로 터널전류가 흘러 부유게이트전극(76)에 전자가 주입되게 된다. 그 결과, 메모리용 트랜지스터(91)의 임계치전압이 상승되어, 예컨대 +8V정도로 된다.
데이터 기입모드(잔자방출모드)의 경우에는 WL=20V, SG=20V, CG=0V, RL=5V로 각각 설정된다. 여기서, SG를 20V로 설정함에 따라 선택용 트랜지스터(92)가 도통되어 N형 확산층(72)는 WL의 20V로 된다. 이에 따라, 상기 소거모드의 경우와는 반대방향으로 얇은 절연막(77)에 고전계가 인가되어 부유게이트전극(76)으로 부터 N형 확산층(72)쪽으로 터널전류가 흘러, 부유게이트전극(76)으로부터 전자가 방출되게 된다. 이러한 데이터 소거모드 및 기입모드시의 동작은 종래의 메모리셀과 모두 동일하다.
데이터 독출모드의 경우에는 WL=0V, SG=5V, CG=0V, RL=5V로 각각 설정된다. 여기서, SG를 5V로 설정함에 따라 선택용 트랜지스터(92)가 도통되어 N형 확산층(72)은 WL의 5V로 된다. 이때, 미리 부유게이트전극(76)에 전자가 주입되어 있는 경우에는 임계치전압이 상승되어 있기 때문에 메모리용 트랜지스터(91)는 도통되지 않는다. 이 때문에, RL과 WL간에는 전류가 흐르지 않게 되어 RL은 5V를 그대로 유지한다. 이에 대해, 부유게이트전극(76)으로부터 전자가 방출되어 있는 경우에는 임계치전압이 저하되어 있기 때문에, 메모리용 트랜지스터(91)는 도통된다. 이때는 RL과 WL간에 전류가 흐르게 되어 RL은 WL의 0V로 된다. 이 경우에도 RL의 5V와 0V의 전위치를 RL에 접속된 상기 감지증폭기(19 ; 제1도)에서 증폭해서 논리적인 "1", "0"의 판정을 행하게 된다.
이 메모리셀의 경우에도 전자주입상태 및 방출상태에 있어서, RL은 5V와 0V간을 풀스윙하게 되며, 그에 따라 전원전압(Vcc)의 값을 낮추어도 RL의 전압은 전원전압(Vcc)과 0V간을 풀스윙하게 되어 저전압동작에 대해서 충분한 마진이 얻어진다. 즉, 제6도에 나타낸 소자구조를 갖춘 메모리셀을 채용함에 따라 제1도중의 메모리칩(11)을 저전압으로 동작시킬 수 있게 되어, 1.5V정도의 전압을 갖는 밧데리(12)로도 메모리칩(11)을 구동시킬 수 있게 된다.
또, 상기 제6도에 나타낸 소자구조를 갖춘 메모리셀을 사용함과 더불어, 상기 레벨쉬프터(17,18,20)에 상기 제5도에 나타낸 구성의 회로를 채용함에 따라 저전압동작이 더욱 가능해지게 된다.
제9도는 본 발명의 제2실시예에 다른 메모리 시스템의 구성을 나타낸 블럭도로서, 본 실시예의 메모리 시스템과 상기 제1도에 나타낸 메모리 시스템간의 차이점은 상기 발진기(21)에 해당되는 것을 2개 설치한 것이다.
여기서, 2개의 발진기중 한쪽의 발진기(24)는 밧데리(12)로서 비교적 전압이 낮은 것, 예컨대 1.5V정도의 것을 사용할 때에 소정 주파수의 클럭신호를 발생시키도록 된 회로형식을 갖춘 것이고, 다른 한쪽의 발진기(25)는 밧데리(12)로서 비교적 전압이 높은 것, 예컨대, 5.5V정도의 것을 사용할 때에 상기 발진기(24)와 거의 동일한 주파수의 클럭신호를 발생시키도록 된 회로형식을 갖춘 것이다. 상기 발진기(24,25)로부터 출력되는 클럭신호는 제어회로(26)에 의해 어느 한쪽이 선택되어 상기 타이머(22) 및 승압회로(23)에 공급되게 된다.
본 실시예의 메모리 시스템에서는 저전압 동작 및 고전압 동작시의 각각의 경우에 대해서 2개의 발진기(24,25)의 발진주파수가 최적화되도록 회로정수를 결정할 수 있기 때문에 저전압 동작 및 고전압 동작시 안정된 동작이 가능해지며, 보다 넓은 동작전압 범위를 실현할 수 있게 된다. 또 본 실시예의 메모리 시스템에서는 저전압동작이 필요하기 때문에 메모리셀 메트릭스(13)내에 설치된 메모리셀은 상기 제2도 혹은 제6도에 나타낸 소자구조를 채용하고 있다. 또, 이들 메모리셀과 조합되는 레벨쉬프터(17,18,20)로는 상기 제5도에 나타낸 것을 필요에 따라 채용하게 된다.
제10도는 본 발명의 제3실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도로서, 본 실시예의 메모리 시스템과 상기 제9도에 나타낸 메모리 시스템간의 차이점은 밧데리(12)로서 전압이 비교적 높은 것을 사용하는 경우, 상기 발진기(24)와 거의 동일한 주파수의 클럭신호를 발생시키도록 된 발진기(25)를 설치하는 대신에, 외부에서 입력되는 외부클럭신호가 공급되는 클럭신호 입력회로(27)를 설치한 점이다. 이 클럭신호 입력회로(27)에는 밧데리(12)로서 전압이 비교적 높은, 예컨대 5.5V정도의 것을 사용할 때에 상기 발진기(24)와 거의 동일한 주파수의 클럭신호가 입력되게 된다.
본 실시예의 메모리 시스템에서는 저전압 동작시에 발진기(24)의 발진주파수가 최적화되도록 회로정수를 설정할 수 있기 때문에 안정된 동작이 가능해진다. 또, 고전압 동작시에는 외부에서 필요한 클럭신호를 입력받을 수 있기 때문에, 이 경우에도 안정된 동작을 행할 수 있게 된다. 또, 본 실시예의 메모리 시스템에서는 저전압동작이 필요하기 때문에 메모리셀 메트릭스(13)내에 설치되는 메모리셀로서는 상기 제2도 혹은 제6도에 나타낸 소자구조를 채용하고 있다. 또, 이들 메모리셀과 조합되는 레벨쉬프터(17,18,20)로서는 상기 제5도에 나타낸 것을 필요에 따라 채용하게 된다.
제11도는 본 발명의 제4실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도로서, 본 실시예의 메모리 시스템과 제1도에 나타낸 메모리 시스템간의 차이점은 발진기(21)를 대신해서 외부에서 입력되는 외부클럭신호를 공급받는 클럭신호 입력회로(28)를 설치한 점이다. 이 클럭신호 입력회로(28)에는 임의의 주파수의 클럭신호가 입력되고, 이 클럭신호는 상기 타이머(22) 및 승압회로(23)에 공급된다.
본 실시예의 메모리 시스템에서는 밧데리(12)의 전압에 상관없이 외부에서 일정 주파수의 클럭신호를 입력시킬 수 있기 때문에 저전압 및 고전압동작을 안정되게 행할 수 있게 된다.
또, 본 실시예의 메모리 시스템에서도 저전압동작이 필요하기 때문에 메모리셀로서는 상기 제2도 혹은 제6도에 나타낸 소자구조를 채용하고 있다. 또, 이들 메모리셀과 조합되는 레벨쉬프리(17,18,20)로서는 상기 제5도에 나타낸 것을 필요에 따라 채용하고 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 메모리 시스템에 의하면, 저전압 또는 광범위한 전압범위에서 안정적으로 동작되는 불휘발성 반도체 메모리 시스템을 실현할 수 있게 된다.

Claims (4)

  1. 불휘발성 트랜지스터로 이루어진 메모리셀이 설치된 메모리셀 메트릭스(13)와, 이 메모리셀 메트릭스(13)내의 메모리셀을 행단위로 선택하는 행디코더(14), 이 행디코더(14)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 메모리셀 메트릭스(13)로 공급하는 제1레벨쉬프트회로(17), 상기 메모리셀 메트릭스(13)내의 메모리셀을 열단위로 선택하는 열선택회로(15), 이 열선택회로(15)의 동작을 제어하는 열디코더(16), 이 열디코더(16)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 열선택회로(15)로 공급하는 제2레벨쉬프트회로(18), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀의 기억데이터를 검출하는 감지증폭기(19), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입용 데이터의 전압진폭을 레벨변환시켜 상기 열선택회로(15)에 공급하는 제3레벨쉬프트회로(20), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의기입을 행할 때 고전압을 발생시켜 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)에 공급하는 승압회로(23) 및, 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입시간을 설정하고, 그 기입시간을 기초로 각종의 제어신호를 발생시키는 타이머회로(22)와, 상기 승압회로(23) 및 상기 타이머회로(22)를 구동시키기 위한 클럭신호를 발생시키는 발진회로(21)를 구비한 메모리칩(11)과 ; 이 메모리칩(11)을 구동시키기 위한 밧데리(12)를 구비하고, 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)의 각각이, 입력노드(61)의 신호를 반전시키는 CMOS반전회로(62)와, 이 CMOS반전회로(62)의 출력단과 레벨쉬프트된 신호를 얻는 출력노드(63) 사이에 삽입되면서 게이트에 제어신호
    Figure kpo00001
    가 공급되는 공핍형 제1MOS트랜지스터(64), 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 노드(65) 사이에 삽입되면서 게이트에 상기 입력노드의 신호가 공급되는 제2MOS트랜지스터(67) 및, 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 상기 노드(65) 사이에 상기 제2MOS트랜지스터(67)에 대해 직렬로 삽입되면서 게이트에 상기 출력노드(63)의 신호가 공급되는 공핍형 제3MOS트랜지스터(66)로 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 시스템.
  2. 불휘발성 트랜지스터로 이루어진 메모리셀이 설치된 메모리셀 메트릭스(13)와, 이 메모리셀 메트릭스(13)내의 메모리셀을 행단위로 선택하는 행디코더(14), 이 행디코더(14)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 메모리셀 메트릭스(13)로 공급하는 제1레벨쉬프트회로(17), 상기 메모리셀 메트릭스(13)내의 메모리셀을 열단위로 선택하는 열선택회로(15), 이 열선택회로(15)의 동작을 제어하는 열디코더(16), 이 열디코더(16)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 열선택회로(15)로 공급하는 제2레벨쉬프트회로(18), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀의 기억데이터를 검출하는 감지증폭기(19), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입용 데이터의 전압진폭을 레벨변환시켜 상기 열선택회로(15)에 공급하는 제3레벨쉬프트회로(20), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 고전압을 발생시켜 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)에 공급하는 승압회로(23), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입시간을 설정하고, 그 기입시간을 기초로 각종의 제어신호를 발생시키는 타이머회로(22), 전원전압이 비교적 낮을 때에 소정의 주파수를 갖는 제1클럭신호 발생시키는 제1발진회로(24), 전원전압이 비교적 높을 때에 상기 제1클럭신호와 거의 동일한 주파수를 갖는 제2클럭 신호를 발생시키는 제2발진회로(25) 및, 상기 제1 및 제2클럭신호중 어느 하나를 선택해서 상기 승압회로(23) 및 상기 타이머회로(22)에 구동용의 클럭신호로서 공급제어하는 제어회로(26)를 구비한 메모리칩(11)과 ; 이 메모리칩(11)을 구동하기 위한 밧데리(12)를 구비하고, 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)의 각각이, 입력노드(61)의 신호를 반전시키는 CMOS반전회로(62)와, 이 CMOS반전회로(62)의 출력단과 레벨쉬프트된 신호를 얻는 출력노드(63)사이에 삽입되면서 게이트에 제어신호(PGM)가 공급되는 공핍형 제1MOS트랜지스터(64), 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 노드(65) 사이에 삽입되면서 게이트에 상기 입력노드의 신호가 공급되는 제2MOS트랜지스터(67) 및, 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 상기 노드(65) 사이에 상기 제2MOS트랜지스터(67)에 대해 직렬로 삽입되면서 게이트에 상기 출력노드(63)의 신호가 공급되는 공핍형 제3MOS트랜지스터(66)로 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 시스템.
  3. 불휘발성 트랜지스터로 이루어진 메모리셀이 설치된 메모리셀 메트릭스(13)와, 이 메모리셀 메트릭스(13)내의 메모리셀을 행단위로 선택하는 행디코더(14), 이 행디코더(14)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 메모리셀 메트릭스(13)로 공급하는 제1레벨쉬프트회로(17), 상기 메모리셀 메트릭스(13)내의 메모리셀을 열단위로 선택하는 열선택회로(15), 이 열선택회로(15)의 동작을 제어하는 열디코더(16), 이 열디코더(16)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 열선택회로(15)로 공급하는 제2레벨쉬프트회로(18), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀의 기억데이터를 검출하는 감지증폭기(19), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입용 데이터의 전압진폭을 레벨변환시켜 상기 열선택회로(15)에 공급하는 제3레벨쉬프트회로(20), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할때 고전압을 발생시켜 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)에 공급하는 승압회로(23), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입시간을 설정하고, 그 기입시간을 기초로 각종의 제어신호를 발생시키는 타이머회로(22), 전원전압이 비교적 낮을 때 또는 비교적 높을 때 소정의 주파수를 갖는 제1클럭신호 발생시키는 발진회로(24), 전원전압이 비교적 높을 때 또는 비교적 낮을 때 외부로부터 소정 주파수의 제2클럭신호가 입력되는 클럭신호입력회로(27) 및, 상기 제1 및 제2클럭신호중 어느 하나를 선택해서 상기 승압회로(23) 및 타이머회로(22)에 구동용의 클럭신호로서 공급제어하는 제어회로(26)을 구비한 메모리칩(11)과 ; 이 메모리칩(11)을 구동시키기 위한 밧데리(12)를 구비하고, 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)의 각각이, 입력노드(61)의 신호를 반전시키는 CMOS반전회로(62)와, 이 CMOS반전회로(62)의 출력단과 레벨쉬프트된 신호를 얻는 출력노드(63) 사이에 삽입되면서 게이트에 제어신호(PGM)가 공급되는 공핍형 제1MOS트랜지스터(64), 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 노드(65) 사이에 삽입되면서 게이트에 상기 입력노드의 신호가 공급되는 제2MOS트랜지스터(67) 및, 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 상기 노드(65) 사이에 상기 제2MOS트랜지스터(67)에 대해 직렬로 삽입되면서 게이트에 상기 출력노드(63)의 신호가 공급되는 공핍형 제3MOS트랜지스터(66)로 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 시스템.
  4. 불휘발성 트랜지스터로 이루어진 메모리셀이 설치된 메모리셀 메트릭스(13)와, 이 메모리셀 메트릭스(13)내의 메모리셀을 행단위로 선택하는 행디코더(14), 이 행디코더(14)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 메모리셀 메트릭스(13)로 공급하는 제1레벨쉬프트회로(17), 상기 메모리셀 메트릭스(13)내의 메모리셀을 열단위로 선택하는 열선택회로(15), 이 열선택회로(15)의 동작을 제어하는 열디코더(16), 이 열디코더(16)의 디코딩출력전압의 진폭을 레벨변환시켜 상기 열선택회로(15)로 공급하는 제2레벨쉬프트회로(18), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀의 기억데이터를 검출하는 감지증폭기(19), 상기 행디코더(14) 및 열선택회로(15)에 의해 선택된 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입용 데이터의 전압진폭을 레벨변환시켜 상기 열선택회로(15)에 공급하는 제3레벨쉬프트회로(20), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 고전압을 발생시켜 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)에 공급하는 승압회로(23), 상기 메모리셀 메트릭스(13)내의 메모리셀에 대해서 데이터의 기입을 행할 때 기입시간을 설정하고, 그 기입시간을 기초로 각종의 제어신호를 발생시키는 타이머회로(22) 및, 외부에서 소정 주파수의 클럭신호가 입력되고, 이 클럭신호를 상기 승압회로(23) 및 상기 타이머회로(22)에 구동용의 클럭신호로서 공급하는 클럭신호 입력회로(28)을 구비한 메모리칩(11)과 ; 이 메모리셀(11)을 구동시키기 위한 밧데리(12)를 구비하고, 상기 제1, 제2 및 제3레벨쉬프트회로(17,18,20)의 각각이, 입력노드(61)의 신호를 반전시키는 CMOS반전회로(62)와, 이 CMOS반전회로(62)의 출력단과 레벨쉬프트된 신호를 얻는 출력노드(63) 사이에 삽입되면서 게이트에 제어신호(PGM)가 공급되는 공핍형 제1MOS트랜지스터(64), 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 노드(65) 사이에 삽입되면서 게이트에 상기 입력노드의 신호가 공급되는 제2MOS트랜지스터(67) 및, 상기 출력노드(63)와 레벨쉬프터용 전압이 인가되는 상기 노드(65) 사이에 상기 제2MOS트랜지스터(67)에 대해 직렬로 삽입되면서 게이트에 상기 출력노드(63)의 신호가 공급되는 공핍형 제3MOS트랜지스터(66)로 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 시스템.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0477985A2 (en) * 1990-09-27 1992-04-01 Oki Electric Industry Co., Ltd. Semiconductor memory circuit
JPH05151789A (ja) * 1991-11-29 1993-06-18 Nec Corp 電気的に書込・一括消去可能な不揮発性半導体記憶装置
JP3170038B2 (ja) * 1992-05-19 2001-05-28 株式会社東芝 不揮発性半導体記憶装置
JP2708333B2 (ja) * 1992-09-02 1998-02-04 株式会社東芝 レベルシフタ回路
JP3053301B2 (ja) * 1992-09-11 2000-06-19 三菱電機株式会社 半導体集積回路及びｉｃカード
US5440244A (en) * 1993-02-10 1995-08-08 Cirrus Logic, Inc. Method and apparatus for controlling a mixed voltage interface in a multivoltage system
US5300835A (en) * 1993-02-10 1994-04-05 Cirrus Logic, Inc. CMOS low power mixed voltage bidirectional I/O buffer
JP3085824B2 (ja) * 1993-05-20 2000-09-11 富士写真フイルム株式会社 メモリ制御装置
JP3364523B2 (ja) * 1993-05-31 2003-01-08 三菱電機株式会社 半導体装置
US5625790A (en) * 1995-09-14 1997-04-29 Micron Technology, Inc. Method and apparatus for reducing the access time of a memory device by decoding a row address during a precharge period of the memory device
US5757712A (en) * 1996-07-12 1998-05-26 International Business Machines Corporation Memory modules with voltage regulation and level translation
JP3169858B2 (ja) * 1997-06-20 2001-05-28 日本電気アイシーマイコンシステム株式会社 多値型半導体記憶装置
FR2769747B1 (fr) * 1997-10-15 2001-10-05 Sgs Thomson Microelectronics Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel
JP3493313B2 (ja) * 1998-12-07 2004-02-03 シャープ株式会社 負電圧レベルシフタ回路および不揮発性半導体記憶装置
US6157577A (en) * 1999-02-09 2000-12-05 Lucent Technologies, Inc. Memory device voltage steering technique
US6195295B1 (en) * 1999-02-09 2001-02-27 Lucent Technologies, Inc. Segmented column memory device voltage steering technique
JP2001160296A (ja) * 1999-12-01 2001-06-12 Toshiba Corp 電圧レベル変換回路及びこれを用いた半導体記憶装置
KR100338772B1 (ko) * 2000-03-10 2002-05-31 윤종용 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법
US20030161198A1 (en) * 2002-02-26 2003-08-28 Peddle Charles I. Method and apparatus for implementing a selectively operable clock booster for DDR memory or other logic modules which utilize partially-defective memory parts, or a combination of partially-defective and flawless memory parts
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US9024761B2 (en) * 2009-03-17 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for persistent ID flag for RFID applications
US9953719B2 (en) * 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58199494A (ja) * 1982-05-14 1983-11-19 Citizen Watch Co Ltd 小型電子機器
JPH0636318B2 (ja) * 1982-12-21 1994-05-11 株式会社東芝 不揮発性半導体メモリ
EP0137245B1 (en) * 1983-08-30 1990-03-14 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US4628487A (en) * 1984-08-14 1986-12-09 Texas Instruments Incorporated Dual slope, feedback controlled, EEPROM programming
KR940011426B1 (ko) * 1985-07-26 1994-12-15 가부시기가이샤 히다찌세이사꾸쇼 반도체 기억 장치
JPS63153799A (ja) * 1986-08-08 1988-06-27 Nec Corp 半導体メモリ
JPH0772996B2 (ja) * 1987-01-31 1995-08-02 株式会社東芝 不揮発性半導体メモリ
JPH0777078B2 (ja) * 1987-01-31 1995-08-16 株式会社東芝 不揮発性半導体メモリ

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Publication number Publication date
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EP0374936A2 (en) 1990-06-27
DE68923942D1 (de) 1995-09-28
US5058063A (en) 1991-10-15
EP0374936B1 (en) 1995-08-23
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JPH0738274B2 (ja) 1995-04-26

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