JPH0636318B2

JPH0636318B2 - 不揮発性半導体メモリ

Info

Publication number: JPH0636318B2
Application number: JP22415682A
Authority: JP
Inventors: 正通浅野; 弘岩橋
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-12-21
Filing date: 1982-12-21
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS59113594A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、データの書き込み時あるいは消去時に高電
圧が印加される不揮発性記憶素子をメモリセルとして用
いた不揮発性半導体メモリに関する。

〔発明の技術的背景〕

ゲート絶縁膜中に電荷を捕獲する手段を持つ絶縁ゲート
型トランジスタをメモリセルとして用いた不揮発性半導
体メモリ、たとえば、インパクト・アイオナイゼーショ
ンによりフローティングゲートに電子を注入することに
よって情報を記憶させるEPROM(Electrically Programa
ble ROM)あるいはトンネル効果により窒化膜と酸化膜
との界面付近に存在するトラップ準位に電荷を捕獲して
情報を記憶させる、電気的に情報の書き換えが可能なEA
ROM(Electrically Alterable ROM)等においては、メ
モリセルの情報を書き換える時、すなわちデータの書き
込み時あるいは消去時に高電圧を印加する必要がある。
そして、この高電圧はメモリがＩＣ化されている場合に
外部から供給されるため、電源に乗るノイズあるいは誤
使用等による電源電圧のかけすぎに対して、メモリ内部
の素子には十分な耐圧が要求される。たとえば、記憶容
量が６４キロビットのEPROMでは、上記高電圧の使用範
囲が２０Ｖないし２２Ｖに設定されている場合、内部素
子の破壊耐圧電圧は２８Ｖ程度まで要求されている。

第１図および第２図はそれぞれ従来のEPROMの構成を示
す回路である。

このうち、第１図はEPROMの主要部を示している。すな
わち、第１図において、１１はメモリセルアレイであ
り、それぞれフローティングゲートを持ち１つのメモリ
セルを構成する複数のMOSトランジスタ１２_１１〜１２
_ｍｎが行方向および列方向に配列形成されている。上記
各行に配列されているメモリセルアレイ１１内の各ｎ個
のMOSトランジスタ１２のコントロールゲートは、ｍ本
の行線１３_１〜１３_ｍのうち対応するものに並列的に接
続され、また各列に配列されている各ｍ個のMOSトラン
ジスタ１２のドレインは、ｎ本の列線１４_１〜１４_ｎの
うち対応するものに並列的に接続されている。さらにメ
モリセルアレイ１１内のすべてのMOSトランジスタ１２
のソースは接地電位点（０Ｖ印加点）に接続されてい
る。上記各行線１３_１〜１３_ｍは、ディプレッション型
のMOSトランジスタ１５_１〜１５_ｍそれぞれを介して行
デコーダ１６に接続されている。またこれら各行線１３
_１〜１３_ｍと高電圧Ｖ_Ｐが印加される端子１７との間に
は、ディプレッション型のMOSトランジスタ１８_１〜１
８_ｍそれぞれおよびエンハンスメント型のMOSトランジ
スタ１９_１〜１９_ｍそれぞれが直列挿入されている。上
記各列線１４_１〜１４_ｎは、エンハンスメント型の列線
選択用の各MOSトランジスタ２０_１〜２０_ｎを介して回
路点２１に共通接続されている。さらに上記各MOSトラ
ンジスタ２０_１〜２０_ｎのゲートには各列選択線２２_１
〜２２_ｎが接続され、これら各列選択線２２_１〜２２_ｎ
はディプレッション型の各MOSトランジスタ２３_１〜２
３_ｎを介して列デコーダ２４に接続されている。また上
記各列選択線２２_１〜２２_ｎと前記端子１７との間に
は、ディプレッション型のMOSトランジスタ２５_１〜２
５_ｎはそれぞれおよびエンハンスメント型のMOSトラン
ジスタ２６_１〜２６_ｎそれぞれ直列挿入されている。上
記回路点２１にはセンスアンプ２７の入力端が接続され
ているとともに、この回路点２１と前記端子１７との間
にはエンハンスメント型のMOSトランジスタ２８が接続
されている。このMOSトランジスタ２８のゲートにはデ
ータ入力回路２９の出力端が接続され、さらにこの回路
２９の出力端と前記端子１７との間にはディプレッショ
ン型のMOSトランジスタ３０とエンハンスメント型のMOS
トランジスタ３１が直列挿入されている。前記MOSトラ
ンジスタ１８_１〜１８_ｍのゲートは行線１３_１〜１３_ｍ
のうち対応するものにそれぞれ接続され、前記MOSトラ
ンジスタ２５_１〜２５_ｎのゲートは列選択線２２_１〜２
２_ｎのうち対応するものにそれぞれ接続されている。前
記MOSトランジスタ３０のゲートは前記データ入力回路
２９の出力端に接続されている。さらに前記MOSトラン
ジスタ１５_１〜１５_ｍおよびMOSトランジスタ２３_１〜
２３_ｎの各ゲートには制御信号Ａが並列的に供給される
ようになっていて、前記MOSトランジスタ１９_１〜１９
_ｍ，２６_１〜２６_ｎ，３１の各ゲートには前記端子１７
に印加される高電圧Ｖ_ｐを昇圧することにより得られる
電圧Ｖ_Ｈが並列的に供給されるようになっている。

第１図に示すような回路構成において、メモリセルアレ
イ１１内のメモリセル用トランジスタ１２からデータを
読み出す時には、電圧Ｖ_Ｈが０Ｖになる。すると、MOS
トランジスタ１９_１〜１９_ｍ，２６_１〜２６_ｎがそれぞ
れオフして、行線１３_１〜１３_ｍおよび列選択線２２_１
〜２２_ｎは端子１７からそれぞれ切り離される。また電
圧Ｖ_Ｈが０ＶになることによりMOSトランジスタ３１が
オフする。このときデータ入力回路２９の出力信号も０
Ｖとなるので、これによりMOSトランジスタ２８はオフ
し、回路点２１も端子１７から切り離される。ここで制
御信号Ａが論理１レベル（５Ｖ）になると、列デコーダ
２４の出力信号によって列選択線２２_１〜２２_ｎが、ま
た行デコーダ１６の出力信号によって行線１３_１〜１３
_ｍがそれぞれ選択的に駆動される。たとえば、いま１本
の列選択線２２_１が駆動されていれば、MOSトランジス
タ２０_１がオンして１本の列線１４_１が回路点２１に結
合される。さらに１本の行線１３_１が駆動されていれ
ば、この行線１３_１に各コントロールゲートが接続され
ている１行分のMOSトランジスタ２０_１１〜２０_１ｎが
オンする。したがって、この場合にはメモリセルアレイ
１１内の１つのMOSトランジスタ１２_１１が選択され、
ここに記憶されているデータがセンスアンプ２７によっ
て検出される。

データ書き込みの場合には電圧Ｖ_Ｈが電圧Ｖ_Ｐよりも高
い電圧になる。たとえばＶ_Ｐが２６Ｖの場合には、Ｖ_Ｈ
はＶ_ＰよりもMOSトランジスタ１９_１〜１９_ｍ，２６_１
〜２６_ｎ，３０のときい値電圧以上高い約２９Ｖないし
３０Ｖとなる。また制御信号Ａが論理０レベル（０Ｖ）
となるため、列デコーダ２４および行デコーダ１６の出
力のうち論理１レベルとなっているものが入力している
MOSトランジスタ２３_１〜２３_ｎ，１５_１〜１５_ｍそれ
ぞれのいずれか１つがカットオフする。たとえばMOSト
ランジスタ２３_１がカットオフすれば、１本の列選択線
２２_１がMOSトランジスタ２６_１，２５_１を直列に介し
てＶ_Ｐに充電される。するとMOSトランジスタ２０_１が
オンする。またMOSトランジスタ１５_１がカットオフす
れば、１本の行線１３_１がMOSトランジスタ１９_１，１
８_１を直列に介してＶ_Ｐに充電される。一方、データ入
力回路２９の出力信号が論理１レベルになれば、MOSト
ランジスタ２８のゲートもMOSトランジスタ３１，３０
を介してＶ_Ｐに充電されるので、このMOSトランジスタ
２８がオンし、回路点２１はＶ_Ｐ−Ｖ_ＴＨ（Ｖ_ＴＨはMO
Sトランジスタ２８のしきい値電圧）の電圧まで充電さ
れる。このとき、MOSトランジスタ２０_１のゲート電圧
はＶ_ＰになっていてこのMOSトランジスタ２０_１はオン
しているので、列線１４_１が約Ｖ_Ｐ−Ｖ_ＴＨの電圧近く
まで充電される。すなわち、この場合にはメモリセルア
レイ１１内で１つのMOSトランジスタ１２_１１が選択さ
れ、この選択されたMOSトランジスタ１２_１１のコント
ロールゲート電圧がＶ_Ｐに、ドレイン電圧がＶ_Ｐ−Ｖ
_ＴＨ近くにそれぞれ設定されてデータの書き込みが行な
われる。

なお、データ消去の場合にもメモリセルアレイ１１内の
MOSトランジスタ１２にはＶ_Ｐ程度の高電圧が印加され
る。

第２図は前記端子１７に印加される高電圧Ｖ_Ｐをさらに
昇圧して前記電圧Ｖ_Ｈを得るための電圧昇圧回路を示し
ている。この回路には、３個のインバータ５１〜５３を
縦列接続しさらに終段のインバータ５３の出力信号を初
段のインバータ５１に帰還し、終段のインバータ５３の
出力端と接地電位点との間に発振制御信号Ｐをゲート入
力するMOSトランジスタ５４を挿入することにより構成
される発振回路５５が設けられている。この発振回路５
５は信号Ｐが論理“０”レベルのときに動作する。発振
回路５５の発振出力信号OSCは、ディプレッション型のM
OSトランジスタ５６を負荷素子として用いかつエンハン
スメント型のMOSトランジスタ５７を駆動素子として用
いたE/D型インバータ５８に供給される。上記E/D型イン
バータ５８の出力信号は容量５９を介して回路点６０に
供給される。この回路点６０と電圧Ｖ_Ｐが印加される前
記端子１７との間にはエンハンスメント型のMOSトラン
ジスタ６１が挿入され、このMOSトランジスタ６１のゲ
ートは端子１７に接続されている。また上記回路点６０
と昇圧された電圧Ｖ_Ｈを得るための端子６２との間に
は、もう１つのエンハンスメント型のMOSトランジスタ
６３が挿入され、このMOSトランジスタ６３のゲートは
上記回路点６０に接続されている。

このような構成でなる電圧昇圧回路において、発振制御
信号Ｐが論理“０”レベルに設定されているならば発振
回路５５からの発振出力信号OSCがE/D型インバータ５８
に順次供給される。この結果、容量５９のE/D型インバ
ータ５８側では、Ｖ_Ｐと０Ｖの電圧が交互に繰り返され
る。一方、回路点６０はMOSトランジスタ６１を介して
Ｖ_Ｐ−Ｖ_ＴＨ（Ｖ_ＴＨはMOSトランジスタ６１のしきい
値電圧）に充電されるため、容量５９の他端電圧がＶ_Ｐ
と０Ｖに変化することによって、回路点６０の電圧は２
Ｖ_Ｐ−Ｖ_ＴＨとＶ_Ｐ−Ｖ_ＴＨとを交互に繰り返す。した
がって、端子６２には２Ｖ_Ｐ−２Ｖ_ＴＨ（ただしMOSト
ランジスタ６３のしきい値電圧もＶ_ＴＨとする）まで昇
圧された電圧Ｖ_Ｈが得られる。

〔背景技術の問題点〕

前記のように、第１図回路で用いられる電圧Ｖ_Ｈは第２
図の電圧昇圧回路で形成されている。ところで、この電
圧昇圧回路では、端子１７に印加される電圧Ｖ_Ｐが大き
なものであればある程Ｖ_Ｈの値も大きなものとなり、電
圧Ｖ_ＰおよびＶ_Ｈの上昇に伴なって、第１図中のMOSト
ランジスタ１９_１〜１９_ｍ，２６_１〜２６_ｎ，３１それ
ぞれを介して供給される電圧も上昇する。

第３図は端子１７に印加される電圧Ｖ_Ｐと第２図回路で
得られる電圧Ｖ_Ｈおよび上記各MOSトランジスタ１９，
２６，３１を介して供給される電圧Ｖ_１との関係を示す
特性図である。第３図に示すようにＶ_Ｐが２６Ｖのとき
Ｖ_Ｈは３０Ｖにまで昇圧され、この結果、Ｖ_１は２６Ｖ
にまで上昇してしまう。

ところで、第１図回路において、端子１７に直接に接続
されているMOSトランジスタ１９，２６，３１では高耐
圧構造を採用することによって容易にその耐圧を向上さ
せることができる。しかしながら、高耐圧構造を採用す
ると素子面積が広くなるため、MOSトランジスタ１８，
２５，３０等、一般のものにもこの高耐圧構造を採用す
ることは因難である。たとえば、６４キロビットのEPRO
Mの場合、内部の高耐圧構造が採用されていないMOSトラ
ンジスタのゲート絶縁膜厚が８００Å、ソース、ドレイ
ン領域の拡散深さが０．６μｍ程度であるとすると、ゲ
ート変調された接合ブレークダウン電圧は約２２Ｖとな
る。このときに、Ｖ_Ｐがノイズあるいは誤使用等によっ
て２６Ｖまで上昇すると電圧Ｖ_Ｈもこれに応じて昇圧さ
れ、Ｖ_Ｐがそのまま内部のMOSトランジスタに加わり、
この結果、内部MOSトランジスタが破壊されてしまう。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、外部から印加される高
電圧が上昇しても内部素子の破壊が防止できもって信頼
性の高い不揮発性半導体メモリを提供することにある。

〔発明の概要〕

この発明によれば、端子に印加される高電圧を昇圧する
電圧昇圧手段における昇圧出力電圧を電圧制限手段で一
定電圧以下に制限し、その一端に上記端子に印加される
高電圧が与えられ他端が内部回路に接続された絶縁ゲー
ト型トランジスタのゲートに上記一定電圧以下に制限さ
れた昇圧電圧を与えるようにした不揮発性半導体メモリ
が提供されている。

〔発明の実施例〕

次に実施例を説明する前にこの発明の原理について説明
する。この発明に係る不揮発性半導体メモリでは主要部
を第１図と同様に構成した上でかつ電圧Ｖ_Ｐを昇圧して
電圧Ｖ_Ｈを得る電圧昇圧回路も第２図と同様に構成し、
さらに第２図に示す電圧昇圧回路の昇圧電圧Ｖ_Ｈ出力用
の端子６２にこの発明の途中で考えられた第４図に示す
ような構成の電圧制御回路７１を付加したものである。
この回路７１は、上記端子６２と接地電位点との間に２
個のエンハンスメント型のMOSトランジスタ７２，７３
を直列挿入し端子６２側のMOSトランジスタ７２のゲー
トを端子６２に、接地電位側のMOSトランジスタ７３の
ゲートを接地電位点にそれぞれ接続して構成される。

このような構成において、第４図に示す電圧制限回路７
１内の２個のMOSトランジスタ７２，７３の接地点にお
ける電圧は、MOSトランジスタ７３のゲート変調接合ブ
レークダウン電圧Ｖ_ＢＲに常に固定される。この電圧Ｖ
_ＢＲの値は、MOSトランジスタのゲート絶縁膜厚、ソー
ス，ドレイン拡散深さ等によって異なるが、たとえば２
２Ｖであるとする。ここでMOSトランジスタ７２のしき
い値電圧を３Ｖと仮定すれば、端子６２における電圧Ｖ
_Ｈが２５Ｖ以上のときにこの電圧Ｖ_Ｈは２５Ｖに固定さ
れる。これはMOSトランジスタのしきい値電圧も一定だ
からである。

第５図は端子１７に印加される電圧Ｖ_Ｐと第４図の電圧
制限回路７１で制限された後の電圧Ｖ_Ｈおよび第１図中
で各MOSトランジスタ１９，２６，３１を介して供給さ
れる電圧Ｖ_１との関係を示す特性図である。第５図に示
すように電圧Ｖ_Ｐが上昇しても電圧昇圧回路の出力端子
である第４図中の端子６２の電圧Ｖ_Ｈは２５Ｖ以上には
上昇せず、したがって、電圧Ｖ_１も２２Ｖ以上になるこ
とはない。このため、電圧Ｖ_Ｐがノイズあるいは誤使用
等によって２６Ｖまで上昇しても、従来のように内部の
MOSトランジスタ１９，２６，３１等が破壊される恐れ
はない。なお、第５図中の破線は、従来の電圧Ｖ_Ｈ，Ｖ
_１を示している。このような昇圧回路の電流供給能力は
極めて小さいため、ゲート変調接合ブレークダウンを起
こしてもこわれることはない。ところが、外部電源Ｖ_Ｐ
は、電流供給能力が、大きいため、ゲート変調ブレーク
ダウンを起こした場合（例えばMOSトランジスタ１８
が）ドレインには常に一定の高電圧が、印加されるた
め、破壊につながってしまう。

第６図はこの発明の一実施例の構成を示す回路図であ
り、前記第４図回路の代わりに使用されるものである。
この実施例回路は、前記第２図に示す電圧昇圧回路内の
E/D型インバータ５８の出力信号を前記容量５９を介し
て前記回路点６０に供給するとともに、もう１つの容量
８１を介して回路点８２に供給している。さらに上記回
路点６０と前記端子１７との間には前記MOSトランジス
タ６１が、回路点６０と端子６２との間には前記MOSト
ランジスタ６３がそれぞれ接続され、MOSトランジスタ
６１のゲートは端子１７に、MOSトランジスタ６３のゲ
ートは回路点６０にそれぞれ接続されている。上記回路
点８２と端子１７との間にはエンハンスメント型のMOS
トランジスタ８３が接続され、さらに回路点８２と回路
点８４との間にはエンハンスメント型のMOSトランジス
タ８５が接続され、MOSトランジスタ８３のゲートは端
子１７に、MOSトランジスタ８５のゲートは回路点８２
にそれぞれ接続されている。また、上記回路点８４と接
地電位点との間には３個のエ点８２と回路点８４との間
にはエンハンスメント型のMOSトランジスタ８５が接続
され、MOSトランジスタ８３のゲートは端子１７に、MOS
トランジスタ８５のゲートは回路点８２にそれぞれ接続
されている。また、上記回路点８４と接地電位点との間
には３個のエにそれぞれ接続されている。さらに上記端
子６２にはもう１つのエンハンスメント型のMOSトラン
ジスタ８９の一端が接続され、そのゲートは上記回路点
８４に接続されている。そして前記電圧Ｖ_Ｈは上記MOS
トランジスタ８９の他端に設けられた端子９０から得ら
れるようになっている。すなわち、この実施例回路で
は、容量８１とMOSトランジスタ８３および８５〜８９
によって電圧制限回路９１が構成されている。

すなわち、この実施例回路において、インバータ５８、
容量５９、MOSトランジスタ６１、６３は、端子１７に
供給される電圧Ｖ_Ｐを昇圧する第１の電圧昇圧部を構成
しており、電圧制限回路９１内の容量８１、MOSトラン
ジスタ８３、８５も端子１７に供給される電圧Ｖ_Ｐを昇
圧する第２の電圧昇圧部を構成している。また、電圧制
限回路９１内のMOSトランジスタ８６、８７、８８は、
上記第２の電圧昇圧部の出力電圧が所定値以下となるよ
うに制限する電圧制限部を構成しており、ここで制限さ
れた電圧が前記MOSトランジスタ８９のゲートに供給さ
れる。

このような構成において端子６２と回路点８４には、従
来と同様に２Ｖ_Ｐ−２Ｖ_ＴＨまでそれぞれ昇圧された電
圧が得られる。一方、MOSトランジスタ８７，８８の接
続点における電圧は、MOSトランジスタ８８のゲート変
調接合ブレークダウン電圧Ｖ_ＢＲに固定される。ここ
で、同一メモリ内では上記MOSトランジスタ８６、８
７、８８等は前記第１図中のMOSトランジスタ１９、２
６、３１等と同一条件で製造されるため、MOSトランジ
スタ１９、２６、３１等のゲート変調接合ブレークダウ
ン電圧Ｖ_ＢＲはMOSトランジスタ８８のＶ_ＢＲと等しく
なる。この結果、回路点８４における電圧はＶ_ＢＲ＋２
Ｖ_ＴＨ（Ｖ_ＴＨはMOSトランジスタ８６，８７それぞれ
のしきい値電圧）に固定される。いま、電圧Ｖ_ＢＲ，Ｖ
_ＴＨをそれぞれ従来と同様に２２Ｖ，３Ｖと仮定するな
らば、回路点８４の電圧は２８Ｖとなる。この回路点８
４の電圧はMOSトランジスタ８９のゲートに供給される
ため、端子９０に現われる電圧Ｖ_Ｈは、回路点８４の電
圧からそのしきい値電圧分だけ低下した値となる。すな
わち、MOSトランジスタ８９のしきい値電圧も３Ｖと仮
定するならば、端子９０の電圧Ｖ_ＨはＶ_Ｐの変動にかか
わらず常に２５Ｖ一定となる。

したがって、この実施例回路の場合にも、第１図中の各
MOSトランジスタ１９，２６，３１を介して供給される
電圧Ｖ_１の値は２２Ｖ以下に押えられ、この結果、内部
のMOSトランジスタ１９，２６，３１等が破壊されるこ
とはない。

なお、この実施例回路では前記第４図回路に比べて次の
ような効果を得ることができる。前記第４図回路におい
て一定値に制限される電圧Ｖ_Ｈの電流を多く必要とする
場合にはMOSトランジスタ７２、７３もそれに伴って大
きな面積にする必要がある。しかしながら、この場合に
は信頼性が悪化し、電圧Ｖ_Ｈの安定性に問題が発生す
る。これに対し、第６図の実施例回路では電圧Ｖ_Ｈの値
を制御するのはMOSトランジスタ８９であり、前記電圧
制限回路９１内の電圧制限部で制限を行う電圧はこのMO
Sトランジスタ８９のゲートを制御するために使用され
るので、電圧Ｖ_Ｈの電流を多く必要とする場合でも、電
圧制限部に流す電流は小さなものでよい。この結果、信
頼性の悪化を防止することができ、電圧Ｖ_Ｈの安定性も
十分に保つことができる。

〔発明の効果〕

以上説明したようにこの発明によれば、外部から印加さ
れる高電圧が上昇しても内部素子の破壊が防止でき、も
って信頼性が高い不揮発性半導体メモリを提供すること
ができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来のEPROMの構成を示
す回路図、第３図は上記従来回路を説明するための特性
図、第４図はこの発明の途中で考えられた回路の回路
図、第５図は第４図回路を説明するための特性図、第６
図はこの発明の一実施例の回路図である。１１……メモリセルアレイ、１３……行線、１４……列
線、１６……行デコーダ、１７……高電圧Ｖ_Ｐ印加用の
端子、２４……列デコーダ、２７……センスアンプ、２
９……データ入力回路、５５……発振回路、６２……昇
圧電圧Ｖ_Ｈを得る端子、７１，９１……電圧制限回路。

フロントページの続き (56)参考文献特開昭56−157262（ＪＰ，Ａ) 特開昭57−13143（ＪＰ，Ａ) 特開昭58−215793（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】高電圧が印加される端子と、上記端子に印加される高電圧がソース、ドレイン間の一
端に供給され、ゲートには制御電圧が供給される高電圧
供給制御用の第１のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタのソース、ドレイン間の
他端から出力される高電圧がデータの書き込みあるいは
消去時に印加される不揮発性記憶素子からなるメモリセ
ル及び高電圧をこれらメモリセルに伝達するＭＯＳトラ
ンジスタを備えた内部回路と、上記端子に印加される高電圧をそれぞれ昇圧する第１、
第２の電圧昇圧部と、上記第１の電圧昇圧部の出力電圧がソース、ドレイン間
の一端に供給され、ソース、ドレイン間の他端から上記
制御電圧を出力する制御電圧出力制御用の第２のＭＯＳ
トランジスタと、上記第２の電圧昇圧部の出力電圧が供給され、上記内部
回路に設けられたＭＯＳトランジスタの破壊電圧とＭＯ
Ｓトランジスタ２個分のしきい値電圧との和の電圧以下
となるように第２の電圧昇圧回路の出力電圧を制限して
上記第２のＭＯＳトランジスタのゲートに供給する電圧
制限部とを具備したことを特徴とする不揮発性半導体メモリ。