JPH0715798B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0715798B2 JPH0715798B2 JP2877283A JP2877283A JPH0715798B2 JP H0715798 B2 JPH0715798 B2 JP H0715798B2 JP 2877283 A JP2877283 A JP 2877283A JP 2877283 A JP2877283 A JP 2877283A JP H0715798 B2 JPH0715798 B2 JP H0715798B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- data line
- pulse signal
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はメモリセルとしてMOSトランジスタを用いた
半導体記憶装置に係り、特にデータの読み出し速度の高
速化を図つた改良に関する。
半導体記憶装置に係り、特にデータの読み出し速度の高
速化を図つた改良に関する。
半導体記憶装置たとえばフローテイングゲートを有する
不揮発性半導体メモリ素子をメモリセルとして使用する
ものを考えてみると、このメモリ素子は第１図に示すよ
うな構成になつている。すなわち、第１図（Ａ）はこの
メモリ素子のパターン平面図、同図（Ｂ）はそのａ−
ａ′線に沿つた断面図、同図（Ｃ）はそのｂ−ｂ′線に
沿つた断面図である。図示するようにこのメモリ素子
は、たとえばｐ型基板11の表面領域にn+型領域からなる
ソース領域12およびドレイン領域13を形成し、このソー
ス，ドレイン領域12,13相互間のチヤネル領域14上に絶
縁膜15を介してフローテイングゲート16を形成し、さら
にその上に絶縁膜15を介してコントロールゲート17を形
成して構成される。
不揮発性半導体メモリ素子をメモリセルとして使用する
ものを考えてみると、このメモリ素子は第１図に示すよ
うな構成になつている。すなわち、第１図（Ａ）はこの
メモリ素子のパターン平面図、同図（Ｂ）はそのａ−
ａ′線に沿つた断面図、同図（Ｃ）はそのｂ−ｂ′線に
沿つた断面図である。図示するようにこのメモリ素子
は、たとえばｐ型基板11の表面領域にn+型領域からなる
ソース領域12およびドレイン領域13を形成し、このソー
ス，ドレイン領域12,13相互間のチヤネル領域14上に絶
縁膜15を介してフローテイングゲート16を形成し、さら
にその上に絶縁膜15を介してコントロールゲート17を形
成して構成される。
このような構成でなるメモリ素子では、フローテイング
ゲート16に電子を注入することによつてMOSトランジス
タとしてのしきい値電圧Ｖthを上昇させてデータのプロ
グラムを行なうものである。すなわち、しきい値電圧Ｖ
thが上昇した状態では、コントロールゲート17に通常レ
ベルの読み出し電圧を印加してもオン状態にならない。
一方、フローテイングゲート16に電子の注入が行なわれ
ていない場合には、コントロールゲート17に通常レベル
の読み出し電圧を印加するとオン状態となる。そしてこ
のオフ状態あるいはオン状態を論理“1"レベルあるいは
“0"レベルに対応させてデータの読み出しを行なつてい
る。
ゲート16に電子を注入することによつてMOSトランジス
タとしてのしきい値電圧Ｖthを上昇させてデータのプロ
グラムを行なうものである。すなわち、しきい値電圧Ｖ
thが上昇した状態では、コントロールゲート17に通常レ
ベルの読み出し電圧を印加してもオン状態にならない。
一方、フローテイングゲート16に電子の注入が行なわれ
ていない場合には、コントロールゲート17に通常レベル
の読み出し電圧を印加するとオン状態となる。そしてこ
のオフ状態あるいはオン状態を論理“1"レベルあるいは
“0"レベルに対応させてデータの読み出しを行なつてい
る。
ところで、第１図に示すようなメモリ素子では、フロー
テイングゲート16への電子の注入効率を高めたり、また
データ読み出し時における読み出し速度高速化のために
素子に流れる電流を多くとるには、実効的なゲートであ
るフローテイングゲート16の電位を、コントロールゲー
ト17の電位上昇時に充分に上昇させることが必要であ
る。一方、このメモリ素子では、第１図（Ｃ）の断面図
中に示すように、コントロールゲート17とフローテイン
グゲート16との間には容量C1が、フイールド部分のフロ
ーテイングゲート16と基板11との間には容量C2が、さら
にチヤネル領域14上の部分のフローテイングゲート16と
チヤネル領域14との間には容量C3がそれぞれ存在してい
る。そしていま、コントロールゲート17に電位ＶCGを印
加したときのフローテイングゲート16の電位ＶFGは次式
で与えられる。
テイングゲート16への電子の注入効率を高めたり、また
データ読み出し時における読み出し速度高速化のために
素子に流れる電流を多くとるには、実効的なゲートであ
るフローテイングゲート16の電位を、コントロールゲー
ト17の電位上昇時に充分に上昇させることが必要であ
る。一方、このメモリ素子では、第１図（Ｃ）の断面図
中に示すように、コントロールゲート17とフローテイン
グゲート16との間には容量C1が、フイールド部分のフロ
ーテイングゲート16と基板11との間には容量C2が、さら
にチヤネル領域14上の部分のフローテイングゲート16と
チヤネル領域14との間には容量C3がそれぞれ存在してい
る。そしていま、コントロールゲート17に電位ＶCGを印
加したときのフローテイングゲート16の電位ＶFGは次式
で与えられる。
この式からわかるように、フローテイング16の電位を上
げるには、容量C3にくらべてC1を大きくすればよい。容
量C1を大きくするための１つの方法としては、フローテ
イングゲート16とコントロールゲート17との間の絶縁膜
15の膜厚を薄く形成する方法がある。ところが、この膜
厚を薄くすると、いつたんフローテイングゲート16に注
入されてここに蓄えられている電子が逃げ易くなり、信
頼性上問題がある。上記容量C1を大きくするための他の
方法としては、フローテイングゲート16自体を大きく形
成する方法がある。すなわち、前記容量C2を構成するフ
ローテイングゲート16と基板11との間の距離は普通7000
Å程度有り、またフローテイングゲート16とコントロー
ルゲート17との間の距離は1000Å程度有るため、単位面
積当りの容量で比較すればC1の方がC2よりも大きい。従
つて、チヤネル領域14上の部分を一定にしてフローテイ
ングゲート16を大型化すれば、C1はC2よりもはるかに大
きいので、C1がC2＋C3の増加の割合よりも大きくなるも
のである。
げるには、容量C3にくらべてC1を大きくすればよい。容
量C1を大きくするための１つの方法としては、フローテ
イングゲート16とコントロールゲート17との間の絶縁膜
15の膜厚を薄く形成する方法がある。ところが、この膜
厚を薄くすると、いつたんフローテイングゲート16に注
入されてここに蓄えられている電子が逃げ易くなり、信
頼性上問題がある。上記容量C1を大きくするための他の
方法としては、フローテイングゲート16自体を大きく形
成する方法がある。すなわち、前記容量C2を構成するフ
ローテイングゲート16と基板11との間の距離は普通7000
Å程度有り、またフローテイングゲート16とコントロー
ルゲート17との間の距離は1000Å程度有るため、単位面
積当りの容量で比較すればC1の方がC2よりも大きい。従
つて、チヤネル領域14上の部分を一定にしてフローテイ
ングゲート16を大型化すれば、C1はC2よりもはるかに大
きいので、C1がC2＋C3の増加の割合よりも大きくなるも
のである。
第２図は第１図に示す構成のメモリ素子を縦方向および
横方向にマトリクス状に配置して集積化した場合のパタ
ーン平面図である。図中横方向には複数の行線21,21,…
が互いに並行するように延長形成されている。これら行
線21は前記コントロールゲート17に対応する配線であ
り、第２層目のたとえば多結晶シリコンによつて構成さ
れている。また上記行線21の下層には第１層目の多結晶
シリコンによつて構成されたフローテイングゲート16が
設けられている。さらに上記各フローテイングゲート16
をはさんで各メモリ素子のソース領域となるn+拡散層22
およびドレイン領域となるn+拡散層23が形成され、この
うちのn+型拡散層22は各行線毎に一体形成される。また
上記n+型拡散層23は隣接する一対のメモリ素子毎に一体
形成され、さらに縦方向に互いに並行するように延長形
成される複数の列線となる配線24,24,…に接続される。
なお、メモリ素子（MOSトランジスタ）25,25,…は、各
行線21と各列線となる配線24との交点に形成されてい
る。
横方向にマトリクス状に配置して集積化した場合のパタ
ーン平面図である。図中横方向には複数の行線21,21,…
が互いに並行するように延長形成されている。これら行
線21は前記コントロールゲート17に対応する配線であ
り、第２層目のたとえば多結晶シリコンによつて構成さ
れている。また上記行線21の下層には第１層目の多結晶
シリコンによつて構成されたフローテイングゲート16が
設けられている。さらに上記各フローテイングゲート16
をはさんで各メモリ素子のソース領域となるn+拡散層22
およびドレイン領域となるn+拡散層23が形成され、この
うちのn+型拡散層22は各行線毎に一体形成される。また
上記n+型拡散層23は隣接する一対のメモリ素子毎に一体
形成され、さらに縦方向に互いに並行するように延長形
成される複数の列線となる配線24,24,…に接続される。
なお、メモリ素子（MOSトランジスタ）25,25,…は、各
行線21と各列線となる配線24との交点に形成されてい
る。
このような構成において、各メモリ素子25の横方向の長
さは、図中斜線を施こしたフローテイングゲート16の長
さとチヤネル幅Ｗとによつて決定される。一方、集積度
を高めるために、フローテイングゲート16の長さとチヤ
ネル幅Ｗはできるだけ小さくすることが要求される。そ
こで一般には上記チヤネル幅Ｗを、トランジスタ機能を
発揮させるために必要な大きさの最小値に設定してお
り、たとえばコントロールゲートの電位が5Vの時にフロ
ーテイングゲートの電位が3V程度となるようにフローテ
イングゲートの大きさを決定しているのが現状である。
従つて、メモリ素子の相互コンダクタンスgmはあまり大
きくなく、ＶCGが5Vでドレイン電圧が3Vの時には100μ
Ａ程度の出力電流しかとれない。
さは、図中斜線を施こしたフローテイングゲート16の長
さとチヤネル幅Ｗとによつて決定される。一方、集積度
を高めるために、フローテイングゲート16の長さとチヤ
ネル幅Ｗはできるだけ小さくすることが要求される。そ
こで一般には上記チヤネル幅Ｗを、トランジスタ機能を
発揮させるために必要な大きさの最小値に設定してお
り、たとえばコントロールゲートの電位が5Vの時にフロ
ーテイングゲートの電位が3V程度となるようにフローテ
イングゲートの大きさを決定しているのが現状である。
従つて、メモリ素子の相互コンダクタンスgmはあまり大
きくなく、ＶCGが5Vでドレイン電圧が3Vの時には100μ
Ａ程度の出力電流しかとれない。
第３図は第２図のように集積化されたメモリ素子を用い
て構成されるROMの従来の回路構成図である。図におい
て縦方向および横方向にマトリクス状に配列された複数
のメモリセル31,31,…は第２図中のメモリ素子に対応し
ている。このうち横方向の各列に配列された各複数のメ
モリセル31のコントロールゲートは、行デコーダ32のデ
コード出力が与えられる複数の行線331,33nのうち対応
するものに共通接続される。また縦方向の各列に配列さ
れた各複数のメモリセル31のドレインは、複数のデータ
線（前記列線となる配線）341〜34mのうち対応するもの
に共通接続される。上記複数のメモリセル31のソースは
並列的に基準電位点（アース電位）に接続される。さら
に上記複数のデータ線341〜34mは複数の列選択用MOSト
ランジスタ351〜35mのそれぞれを介してセンスアンプ36
の入力端すなわち回路点Ｓに接続される。上記複数の列
選択用MOSトランジスタ351〜35mのゲートは、列デコー
ダ37のデコード出力が与えられる複数の列線選択線381
〜38mのそれぞれに接続される。また上記センスアンプ3
6の入力端すなわち回路点Ｓには負荷MOSトランジスタと
してデイプレツシヨン型のMOSトランジスタ39のゲート
とソースが共通接続され、そのドレインは電源電圧ＶDD
印加点に接続されている。なお、特に指定していないMO
Sトランジスタはすべてエンハンスメント型のものであ
る。
て構成されるROMの従来の回路構成図である。図におい
て縦方向および横方向にマトリクス状に配列された複数
のメモリセル31,31,…は第２図中のメモリ素子に対応し
ている。このうち横方向の各列に配列された各複数のメ
モリセル31のコントロールゲートは、行デコーダ32のデ
コード出力が与えられる複数の行線331,33nのうち対応
するものに共通接続される。また縦方向の各列に配列さ
れた各複数のメモリセル31のドレインは、複数のデータ
線（前記列線となる配線）341〜34mのうち対応するもの
に共通接続される。上記複数のメモリセル31のソースは
並列的に基準電位点（アース電位）に接続される。さら
に上記複数のデータ線341〜34mは複数の列選択用MOSト
ランジスタ351〜35mのそれぞれを介してセンスアンプ36
の入力端すなわち回路点Ｓに接続される。上記複数の列
選択用MOSトランジスタ351〜35mのゲートは、列デコー
ダ37のデコード出力が与えられる複数の列線選択線381
〜38mのそれぞれに接続される。また上記センスアンプ3
6の入力端すなわち回路点Ｓには負荷MOSトランジスタと
してデイプレツシヨン型のMOSトランジスタ39のゲート
とソースが共通接続され、そのドレインは電源電圧ＶDD
印加点に接続されている。なお、特に指定していないMO
Sトランジスタはすべてエンハンスメント型のものであ
る。
第３図のROMにおいて、各メモリセル31は予めデータが
プログラムされているものとする。そしていま１つの行
線331と１つのデータ線341との交点に存在するメモリセ
ルからデータを読み出す場合について考える。なお、こ
のメモリセル31では予めそのしきい値電圧が上昇してお
り、6V程度に設定されているものとする。このメモリセ
ル31を選択するようにアドレス信号が変化すると、まず
列デコーダ37により列線選択線381の電位が“1"レベル
に設定され、これに接続されている列選択用MOSトラン
ジスタ351がオン状態になる。するとこのMOSトランジス
タ351を介して、MOSトランジスタ39によりデータ線341
が“1"レベルに向つて充電される。これと同時に行デコ
ーダ32によつて行線331の電位が“1"レベルに設定され
る。これにより行線331とデータ線341との交点に存在す
るメモリセル31が選択される。ところが、このメモリセ
ル31のしきい値電圧は上記したように6V程度に設定され
ており、データ読み出し時の行デコーダ32の“1"レベル
出力電位は5Vであるのでこの選択されたメモリセル31は
オンせず、センスアンプ36ではこのときのデータをたと
えば“1"レベルとして検出する。
プログラムされているものとする。そしていま１つの行
線331と１つのデータ線341との交点に存在するメモリセ
ルからデータを読み出す場合について考える。なお、こ
のメモリセル31では予めそのしきい値電圧が上昇してお
り、6V程度に設定されているものとする。このメモリセ
ル31を選択するようにアドレス信号が変化すると、まず
列デコーダ37により列線選択線381の電位が“1"レベル
に設定され、これに接続されている列選択用MOSトラン
ジスタ351がオン状態になる。するとこのMOSトランジス
タ351を介して、MOSトランジスタ39によりデータ線341
が“1"レベルに向つて充電される。これと同時に行デコ
ーダ32によつて行線331の電位が“1"レベルに設定され
る。これにより行線331とデータ線341との交点に存在す
るメモリセル31が選択される。ところが、このメモリセ
ル31のしきい値電圧は上記したように6V程度に設定され
ており、データ読み出し時の行デコーダ32の“1"レベル
出力電位は5Vであるのでこの選択されたメモリセル31は
オンせず、センスアンプ36ではこのときのデータをたと
えば“1"レベルとして検出する。
次にこの状態で、今度は同じデータ線341に接続されて
いる他のメモリセルたとえば行線332とデータ線341との
交点に存在するメモリセルからデータを読み出す場合に
ついて考える。このメモリセル31では上記とは異なり、
そのしきい値電圧が上昇しておらず元の低いままの状態
たとえば0.6V程度であるとする。このメモリセル31が選
択されるとオン状態になる。ところで、これ以前にデー
タ線341はMOSトランジスタ39によつて“1"レベルに充電
されたままであるので、このオンしているメモリセル31
を介してデータ線341を放電することによりデータがデ
ータ線341に読み出されることになる。ところが、前記
のように各メモリセル31の電流駆動能力は100μＡ程度
というように極めて低い。したがつて、センスアンプ36
で“0"レベルデータを検出するまでには多くの時間が必
要になる。このように従来のROMにおけるデータの読み
出し速度はメモリセル31におけるデータ線34の放電時間
で制限され、データ読み出し時間の約半分がこの放電時
間に費やされているため、読み出し速度が遅くなるとい
う欠点がある。
いる他のメモリセルたとえば行線332とデータ線341との
交点に存在するメモリセルからデータを読み出す場合に
ついて考える。このメモリセル31では上記とは異なり、
そのしきい値電圧が上昇しておらず元の低いままの状態
たとえば0.6V程度であるとする。このメモリセル31が選
択されるとオン状態になる。ところで、これ以前にデー
タ線341はMOSトランジスタ39によつて“1"レベルに充電
されたままであるので、このオンしているメモリセル31
を介してデータ線341を放電することによりデータがデ
ータ線341に読み出されることになる。ところが、前記
のように各メモリセル31の電流駆動能力は100μＡ程度
というように極めて低い。したがつて、センスアンプ36
で“0"レベルデータを検出するまでには多くの時間が必
要になる。このように従来のROMにおけるデータの読み
出し速度はメモリセル31におけるデータ線34の放電時間
で制限され、データ読み出し時間の約半分がこの放電時
間に費やされているため、読み出し速度が遅くなるとい
う欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は各メモリセルの寸法を大きくすること
なしにデータの読み出し速度の高速化を図ることができ
る半導体記憶装置を提供することにある。
あり、その目的は各メモリセルの寸法を大きくすること
なしにデータの読み出し速度の高速化を図ることができ
る半導体記憶装置を提供することにある。
上記目的を達成するためこの発明にあつては複数のメモ
リセルが結合されるデータ線を放電する放電用のMOSト
ランジスタを設け、アドレス信号の変化時にこのMOSト
ランジスタをオンさせるようにしている。
リセルが結合されるデータ線を放電する放電用のMOSト
ランジスタを設け、アドレス信号の変化時にこのMOSト
ランジスタをオンさせるようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
４図はこの発明をROMに実施した場合の回路構成図であ
る。第４図において第３図と対応する箇所には同じ参照
符号を付してその説明は省略し、したがつて第３図と異
なる箇所のみを抽出して説明する。すなわち、この実施
例回路が第３図と異なる点は、第３図回路に対して新た
に、前記メモリセル31よりも電流駆動能力が充分に大き
い放電用のMOSトランジスタ41、デイプレツシヨン型のM
OSトランジスタ42およびエンハンスメント型のMOSトラ
ンジスタ43から構成されるインバータ44、アドレス信号
の変化を検出することによつて所定パルス幅のパルス信
号を発生するパルス発生回路45、このパルス発生回路45
からの出力パルス信号および上記インバータ44の出力が
並列的に入力されその出力信号によつて上記放電用のMO
Sトランジスタ41をオン，オフ制御する、デイプレツシ
ヨン型のMOSトランジスタ46および２個のエンハンスメ
ント型のMOSトランジスタ47,48から構成されるノア（NO
R）回路49を設けるようにしたところにある。
４図はこの発明をROMに実施した場合の回路構成図であ
る。第４図において第３図と対応する箇所には同じ参照
符号を付してその説明は省略し、したがつて第３図と異
なる箇所のみを抽出して説明する。すなわち、この実施
例回路が第３図と異なる点は、第３図回路に対して新た
に、前記メモリセル31よりも電流駆動能力が充分に大き
い放電用のMOSトランジスタ41、デイプレツシヨン型のM
OSトランジスタ42およびエンハンスメント型のMOSトラ
ンジスタ43から構成されるインバータ44、アドレス信号
の変化を検出することによつて所定パルス幅のパルス信
号を発生するパルス発生回路45、このパルス発生回路45
からの出力パルス信号および上記インバータ44の出力が
並列的に入力されその出力信号によつて上記放電用のMO
Sトランジスタ41をオン，オフ制御する、デイプレツシ
ヨン型のMOSトランジスタ46および２個のエンハンスメ
ント型のMOSトランジスタ47,48から構成されるノア（NO
R）回路49を設けるようにしたところにある。
上記MOSトランジスタ41は前記センスアンプ36の入力端
である回路点Ｓと基準電位点との間に挿入され、そのゲ
ートにはノア回路49からの出力信号が入力される。上記
インバータ44は上記回路点Ｓの信号を反転するものであ
る。またノア回路49の一方の駆動用MOSトランジスタで
あるMOSトランジスタ47のゲートには上記パルス発生回
路45からの出力パルスが、他方の駆動用MOSトランジス
タであるMOSトランジスタ48のゲートには上記インバー
タ44からの出力信号がそれぞれ入力される。そしてノア
回路49においてMOSトランジスタ46とMOSトランジスタ4
7,48との接続点の信号がこの回路における出力信号とし
て前記放電用のMOSトランジスタ41のゲートに入力され
る。なお、新たに追加されたMOSトランジスタのうち型
の指定していないものはすべてエンハンスメント型のも
のである。
である回路点Ｓと基準電位点との間に挿入され、そのゲ
ートにはノア回路49からの出力信号が入力される。上記
インバータ44は上記回路点Ｓの信号を反転するものであ
る。またノア回路49の一方の駆動用MOSトランジスタで
あるMOSトランジスタ47のゲートには上記パルス発生回
路45からの出力パルスが、他方の駆動用MOSトランジス
タであるMOSトランジスタ48のゲートには上記インバー
タ44からの出力信号がそれぞれ入力される。そしてノア
回路49においてMOSトランジスタ46とMOSトランジスタ4
7,48との接続点の信号がこの回路における出力信号とし
て前記放電用のMOSトランジスタ41のゲートに入力され
る。なお、新たに追加されたMOSトランジスタのうち型
の指定していないものはすべてエンハンスメント型のも
のである。
このような構成において、同じデータ線34に接続されて
いる、互いに異なるデータを予め記憶している２個のメ
モリセル31から連続してデータを読み出す場合の動作を
第５図のタイミングチヤートを用いて説明する。いま１
つの行線331と１つのデータ線341との交点に存在するメ
モリセル31からデータを読み出す場合を考える。なお、
このメモリセル31では前記と同様にデータプログラム時
にそのしきい値電圧Ｖthが6V程度にまで上昇されている
とする。このメモリセル31が選択される前は、しきい値
電圧の低いメモリセルからデータが読み出されており、
データ線341は放電状態にある。このため、データ線311
はインバータ回路44の回路しきい値以下であるので、イ
ンバータ回路44の出力信号は“1"レベルとなっており、
MOSトランジスタ48がオンし、ノア回路49の出力信号は
“0"レベルとなっており、放電用のMOSトランジスタ41
はオフしている。次にしきい値電圧の高い上記メモリセ
ル31が選択されると、前記と同様にデータ線341が“1"
レベルに向つて充電されるとともに、行線331の電位が
“1"レベルに設定される。このとき、選択されたメモリ
セル31のしきい値電圧は高い状態にありこのメモリセル
31はオンしないので、データ線341は“1"レベルに充電
されたままになる。この後、センスアンプ36では列選択
用MOSトランジスタ351を介してデータ線341と同一レベ
ルに設定されている回路点Ｓの電位を検出してこのとき
のデータをたとえば“1"レベルとして検出する。
いる、互いに異なるデータを予め記憶している２個のメ
モリセル31から連続してデータを読み出す場合の動作を
第５図のタイミングチヤートを用いて説明する。いま１
つの行線331と１つのデータ線341との交点に存在するメ
モリセル31からデータを読み出す場合を考える。なお、
このメモリセル31では前記と同様にデータプログラム時
にそのしきい値電圧Ｖthが6V程度にまで上昇されている
とする。このメモリセル31が選択される前は、しきい値
電圧の低いメモリセルからデータが読み出されており、
データ線341は放電状態にある。このため、データ線311
はインバータ回路44の回路しきい値以下であるので、イ
ンバータ回路44の出力信号は“1"レベルとなっており、
MOSトランジスタ48がオンし、ノア回路49の出力信号は
“0"レベルとなっており、放電用のMOSトランジスタ41
はオフしている。次にしきい値電圧の高い上記メモリセ
ル31が選択されると、前記と同様にデータ線341が“1"
レベルに向つて充電されるとともに、行線331の電位が
“1"レベルに設定される。このとき、選択されたメモリ
セル31のしきい値電圧は高い状態にありこのメモリセル
31はオンしないので、データ線341は“1"レベルに充電
されたままになる。この後、センスアンプ36では列選択
用MOSトランジスタ351を介してデータ線341と同一レベ
ルに設定されている回路点Ｓの電位を検出してこのとき
のデータをたとえば“1"レベルとして検出する。
次にこの状態で、今度は同じデータ線341に接続されて
いる他のメモリセルたとえば前記と同様に行線332とデ
ータ線341との交点に存在するメモリセル31からデータ
を読み出す場合について考える。なお、このメモリセル
31では前記と同様にデータプログラム時にしきい値電圧
の上昇は行なわれず元の0.6V程度の低い状態のままであ
るとする。このメモリセル31が選択される前の状態で
は、回路点Ｓの電位は“1"レベルになつている。このと
き、インバータ44の出力信号は“0"レベルであり、さら
にノア回路49内のMOSトランジスタ48はオフしている。
一方、上記メモリセル31を選択するためのアドレス信号
の状態が変化する。するとこれに同期して、パルス発生
回路46は所定パルス幅を持つ“0"レベルのパルス信号を
出力する。するとノア回路49内のMOSトランジスタ47は
このパルス信号のパルス幅期間中オフする。したがつて
このとき、ノア回路49からは“1"レベルのパルス信号が
出力され、放電用のMOSトランジスタ41はオンする。
いる他のメモリセルたとえば前記と同様に行線332とデ
ータ線341との交点に存在するメモリセル31からデータ
を読み出す場合について考える。なお、このメモリセル
31では前記と同様にデータプログラム時にしきい値電圧
の上昇は行なわれず元の0.6V程度の低い状態のままであ
るとする。このメモリセル31が選択される前の状態で
は、回路点Ｓの電位は“1"レベルになつている。このと
き、インバータ44の出力信号は“0"レベルであり、さら
にノア回路49内のMOSトランジスタ48はオフしている。
一方、上記メモリセル31を選択するためのアドレス信号
の状態が変化する。するとこれに同期して、パルス発生
回路46は所定パルス幅を持つ“0"レベルのパルス信号を
出力する。するとノア回路49内のMOSトランジスタ47は
このパルス信号のパルス幅期間中オフする。したがつて
このとき、ノア回路49からは“1"レベルのパルス信号が
出力され、放電用のMOSトランジスタ41はオンする。
一方、上記アドレス信号が変化すると、今度は行デコー
ダ32によつて行線332の電位が“1"レベルに設定され、
また列デコーダ37の出力信号によつて列選択用MOSトラ
ンジスタ351がオンし、データ線341が回路点Ｓと結合さ
れる。このときに選択されるメモリセル31ではそのしき
い値電圧が低いのでこの後にオンし、データ線341およ
び回路点Ｓがともに放電されることになる。ところで上
記したように、アドレス信号が変化した後では、回路点
Ｓに接続されている電流駆動能力が充分に大きいMOSト
ランジスタ41がオンするので、主にこのMOSトランジス
タ41によつて上記データ線341および回路点Ｓが放電さ
れる。したがつて、メモリセル31の寸法が高集積化のた
めに小さく設計され、電流駆動能力が低くても、データ
線341および回路点Ｓのあるレベルまでの放電は短時間
で行なわれるので、センスアンプ36における“0"レベル
データの検出は従来よりも速く行なうことができる。す
なわち、このときのデータの読み出し速度は従来よりも
大幅に高速化される。
ダ32によつて行線332の電位が“1"レベルに設定され、
また列デコーダ37の出力信号によつて列選択用MOSトラ
ンジスタ351がオンし、データ線341が回路点Ｓと結合さ
れる。このときに選択されるメモリセル31ではそのしき
い値電圧が低いのでこの後にオンし、データ線341およ
び回路点Ｓがともに放電されることになる。ところで上
記したように、アドレス信号が変化した後では、回路点
Ｓに接続されている電流駆動能力が充分に大きいMOSト
ランジスタ41がオンするので、主にこのMOSトランジス
タ41によつて上記データ線341および回路点Ｓが放電さ
れる。したがつて、メモリセル31の寸法が高集積化のた
めに小さく設計され、電流駆動能力が低くても、データ
線341および回路点Ｓのあるレベルまでの放電は短時間
で行なわれるので、センスアンプ36における“0"レベル
データの検出は従来よりも速く行なうことができる。す
なわち、このときのデータの読み出し速度は従来よりも
大幅に高速化される。
なお、上記実施例回路において、アドレス信号の変化を
検出してパルス信号を出力するパルス発生回路45として
は、各アドレス信号の立上りおよび立下り変化をとらえ
る周知のトランジシヨンデイテクター回路等が採用され
る。
検出してパルス信号を出力するパルス発生回路45として
は、各アドレス信号の立上りおよび立下り変化をとらえ
る周知のトランジシヨンデイテクター回路等が採用され
る。
また、上記実施例回路において、放電により回路点Ｓの
電位がインバータ44の回路しきい値電圧以下になればイ
ンバータ44の出力信号が“1"レベルになつてMOSトラン
ジスタ48がオンし、さらに放電用のMOSトランジスタ41
がオフしてこのMOSトランジスタ41による放電が停止さ
れる。したがつて、インバータ44の回路しきい値電圧と
センスアンプ36のデータセンスレベルとを略一致させて
おけば、MOSトランジスタ41による放電はセンスアンプ3
6のセンスレベル付近まで行なわれ、これによつてセン
スアンプ36におけるデータの検出を短時間で行なうこと
ができる。
電位がインバータ44の回路しきい値電圧以下になればイ
ンバータ44の出力信号が“1"レベルになつてMOSトラン
ジスタ48がオンし、さらに放電用のMOSトランジスタ41
がオフしてこのMOSトランジスタ41による放電が停止さ
れる。したがつて、インバータ44の回路しきい値電圧と
センスアンプ36のデータセンスレベルとを略一致させて
おけば、MOSトランジスタ41による放電はセンスアンプ3
6のセンスレベル付近まで行なわれ、これによつてセン
スアンプ36におけるデータの検出を短時間で行なうこと
ができる。
この発明は上記実施例に限定されるものではなく種々の
変形が可能である。たとえば上記実施例回路では放電用
のMOSトランジスタ41をセンスアンプ36の入力端である
回路点Ｓに設け、この回路点Ｓが“1"レベルのときにこ
のMOSトランジスタ41をオンさせて放電を行なう場合に
ついて説明したが、これは、各データ線341〜34m毎に放
電用のMOSトランジスタを設け、アドレス信号の変化時
にこれらのMOSトランジスタを所定期間オンさせるよう
に構成してもよい。また上記実施例では、メモリセル31
が第１図に示すようなフローテイングゲートを有する不
揮発性半導体メモリ素子である場合について説明した
が、これはどのような構成のメモリ素子であつてもよ
い。
変形が可能である。たとえば上記実施例回路では放電用
のMOSトランジスタ41をセンスアンプ36の入力端である
回路点Ｓに設け、この回路点Ｓが“1"レベルのときにこ
のMOSトランジスタ41をオンさせて放電を行なう場合に
ついて説明したが、これは、各データ線341〜34m毎に放
電用のMOSトランジスタを設け、アドレス信号の変化時
にこれらのMOSトランジスタを所定期間オンさせるよう
に構成してもよい。また上記実施例では、メモリセル31
が第１図に示すようなフローテイングゲートを有する不
揮発性半導体メモリ素子である場合について説明した
が、これはどのような構成のメモリ素子であつてもよ
い。
以上説明したようにこの発明によれば、各メモリセルの
寸法を大きくすることなしにデータの読み出し速度の高
速化を図ることができる半導体記憶装置が提供できる。
寸法を大きくすることなしにデータの読み出し速度の高
速化を図ることができる半導体記憶装置が提供できる。
第１図は不揮発性メモリ素子の構成を示す図、第２図は
第１図のメモリ素子を集積化した場合のパターン平面
図、第３図は第２図に示す集積化されたメモリ素子を用
いた従来のROMの回路構成図、第４図はこの発明の一実
施例の回路構成図、第５図は第４図回路のタイミングチ
ヤートである。 31……メモリセル、32……行デコーダ、33……行線、34
……データ線、35……列選択用MOSトランジスタ、36…
…センスアンプ、37……列デコーダ、38……列線選択
線、39……負荷用のMOSトランジスタ、41……放電用のM
OSトランジスタ、44……インバータ、45……パルス発生
回路、49……ノア回路。
第１図のメモリ素子を集積化した場合のパターン平面
図、第３図は第２図に示す集積化されたメモリ素子を用
いた従来のROMの回路構成図、第４図はこの発明の一実
施例の回路構成図、第５図は第４図回路のタイミングチ
ヤートである。 31……メモリセル、32……行デコーダ、33……行線、34
……データ線、35……列選択用MOSトランジスタ、36…
…センスアンプ、37……列デコーダ、38……列線選択
線、39……負荷用のMOSトランジスタ、41……放電用のM
OSトランジスタ、44……インバータ、45……パルス発生
回路、49……ノア回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (72)発明者 鈴木 和人 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (56)参考文献 特開 昭55−25897（ＪＰ，Ａ) 特開 昭56−163587（ＪＰ，Ａ)
Claims (1)
- 【請求項１】しきい値電圧の高低に対応して２進データ
の一方と他方とが選択的に記憶されるメモリセルと、 複数の上記メモリセルが結合される少なくとも１つのデ
ータ線と、 上記データ線に接続され、上記メモリセルに記憶されて
いるデータを検出するセンスアンプと、 上記データ線と電源電圧印加点との間に接続され、選択
された上記メモリセルに２進データの一方のデータが記
憶されている時に上記データ線を所定電位まで充電する
充電手段と、 アドレス信号の変化を検知してパルス信号を発生するパ
ルス信号発生手段と、 入力端が上記データ線に接続され、所定の回路しきい値
を持つ入力段を有する第１の回路と、 上記第１の回路の出力と上記パルス信号発生手段からの
パルス信号とが入力される第２の回路と、 上記データ線と基準電位との間に電流経路が接続される
と共に上記第２の回路の出力によりゲートが制御され、
上記２進データの一方のデータが記憶されている上記メ
モリセルからデータが読み出され、上記データ線の電位
が上記所定電位に充電されている場合にのみ、上記パル
ス信号発生手段からのパルス信号と上記第１の回路の出
力とに応答する上記第２の回路の出力によって導通状態
に設定され、データ線を２進データの他方のデータが記
憶されているメモリセルに流れる電流よりも大きい電流
で放電し、上記データ線が上記第１の回路の回路しきい
値よりも低くなった時は、上記パルス信号発生手段から
のパルス信号と上記第１の回路の出力とに応答する上記
第２の回路の出力によって非導通状態に設定される放電
用トランジスタとを具備し、 上記センスアンプは、上記パルス信号が発生されている
途中でも、上記データ線の電位を検出し、検出した電位
に対応したデータを出力することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2877283A JPH0715798B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2877283A JPH0715798B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154692A JPS59154692A (ja) | 1984-09-03 |
| JPH0715798B2 true JPH0715798B2 (ja) | 1995-02-22 |
Family
ID=12257696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2877283A Expired - Lifetime JPH0715798B2 (ja) | 1983-02-23 | 1983-02-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715798B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131296A (ja) * | 1984-11-29 | 1986-06-18 | Toshiba Corp | 半導体記憶装置 |
| US4654831A (en) * | 1985-04-11 | 1987-03-31 | Advanced Micro Devices, Inc. | High speed CMOS current sense amplifier |
| JPH0738276B2 (ja) * | 1986-11-12 | 1995-04-26 | 三菱電機株式会社 | Ｒｏｍ装置の読出し回路 |
| JP2511485B2 (ja) * | 1988-01-12 | 1996-06-26 | 沖電気工業株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS5674894A (en) * | 1979-11-19 | 1981-06-20 | Hitachi Ltd | Sense amplifier |
| JPS5913117B2 (ja) * | 1980-05-19 | 1984-03-27 | 株式会社東芝 | 半導体メモリ |
| JPS5794982A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Memory circuit |
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
| JPS57193066A (en) * | 1982-03-31 | 1982-11-27 | Hitachi Ltd | Eprom device |
-
1983
- 1983-02-23 JP JP2877283A patent/JPH0715798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59154692A (ja) | 1984-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178116B1 (en) | Memory cell of non-volatile semiconductor memory device | |
| JP3167919B2 (ja) | Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法 | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0746515B2 (ja) | デコ−ダ回路 | |
| JPS5833638B2 (ja) | メモリ装置 | |
| JPH0814993B2 (ja) | 半導体記憶装置 | |
| JPH0323997B2 (ja) | ||
| JPH0715798B2 (ja) | 半導体記憶装置 | |
| JPH0757486A (ja) | Ｎａｎｄ型不揮発性メモリの駆動方法 | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| JPH0814996B2 (ja) | 半導体記憶装置 | |
| JPS6035758B2 (ja) | 不揮発性半導体メモリ | |
| US5719805A (en) | Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units | |
| JP3106473B2 (ja) | 不揮発性半導体記憶装置 | |
| US6545913B2 (en) | Memory cell of nonvolatile semiconductor memory device | |
| JP3119740B2 (ja) | 半導体メモリの内部電源切換え回路 | |
| JP3100420B2 (ja) | 半導体記憶装置 | |
| JP4907758B2 (ja) | 半導体記憶装置とその制御方法 | |
| JPH0327998B2 (ja) | ||
| JP2625298B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06349285A (ja) | 不揮発性半導体記憶装置 | |
| JPH09265788A (ja) | 不揮発性半導体記憶装置 | |
| JPS6141077B2 (ja) | ||
| JPH02123598A (ja) | 半導体不揮発性記憶装置 | |
| JPH0327999B2 (ja) |