JPH0327999B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は例えば不揮発性メモリセルを使用し
た半導体記憶装置に係り、特にメモリセルに対し
て所定のバイアスを供給するバイアス回路を改良
した半導体記憶装置に関する。

［発明の技術的背景］ 電気的にデータがプログラムでき、かつ紫外線
の照射によりデータ消去を行なうことができる不
揮発性半導体記憶装置はEPROMとして良く知ら
れている。このEPROMで使用されるメモリセル
は、一般に浮遊ゲートおよび制御ゲートからなる
二重ゲート構造を有するMOSトランジスタで構
成されている。上記浮遊ゲートはどこにも接続さ
れず電気的に浮遊状態にされており、データの書
込みはこの浮遊ゲートに電子を注入することによ
り行われる。すなわち、例えばソースをアース電
位に設定し、ドレインおよび制御ゲートを高電位
に設定することにより、ドレイン近傍のチヤネル
領域にインパクアイオナイゼーシヨン（impact
ionization）を発生させ、これにより電子、正孔
対を生じさせ、このうち電子をゲート絶縁膜を介
して浮遊ゲートに注入することにより書込みが行
われる。書込みが行われたメモリセルでは浮遊ゲ
ートが負極性に帯電して、閾値電圧が例えば初期
には1Vであつたものが5V以上に上昇するため、
制御ゲートに5Vの通常の読み出し電圧を供給し
てもこのメモリセルはオン状態にならない。他
方、書き込みが行われないメモリセルでは閾値電
圧が初期値1Vのままであるため、制御ゲートに
5Vの読み出し電圧を供給するとオン状態になる。
この種の記憶装置ではこのようにしてデータのプ
ログラムが行われる。そして書き込まれたデータ
の消去はメモリセルに紫外線を照射することによ
り行われる。すなわち、紫外線の照射により、予
め浮遊ゲートに蓄積されていた電子にエネルギー
が与えられ、この電子がゲート絶縁膜を越えて基
板や制御ゲート等に放出される。従つて、消去後
にメモリセルの閾値電圧は初期の1Vに戻される。

第３図は上記のようなメモリセルを使用した従
来の不揮発性半導体記憶装置（以下、EPROMと
称する）の概略的構成を示す回路図である。図に
おいて１１は上記のように浮遊ゲートおよび制御
ゲートの二重ゲート構造を有するMOSトランジ
スタからなるメモリセルである。このメモリセル
１１のソースはアース電圧V_SSに接続されている。
このメモリセル１１の制御ゲートには行線１２が
接続されており、行線１２の信号でこのメモリセ
ル１１が選択的に駆動される。上記メモリセル１
１のドレインはエンハンスメント型の列選択用
MOSトランジスタ１３を介してデータ検出ノー
ド１４に接続されている。上記トランジスタ１３
のゲートには列デコーダの出力が供給される列選
択線１５が接続されており、この列選択線１５の
信号でトランジスタ１３が選択的に駆動される。
上記ノード１４と電源電圧V_CCとの間には負荷ト
ランジスタとして、閾値電圧がほぼ0V近傍の値
に設定されたMOSトランジスタ（以下、このよ
うな閾値電圧を持つMOSトランジスタをＩ型
MOSトランジスタと称する）１６のソース、ド
レイン間が挿入されている。さらに上記ノード１
４にはデプレツシヨン型（以下、Ｄ型と称する）
のMOSトランジスタ１７およびエンハンスメン
ト型（以下、Ｅ型と称する）のMOSトランジス
タ１８からなるいわゆるＥ／Ｄ型インバータ１９
の入力端子が接続されており、このインバータ１
９の出力端子は上記Ｉ型トランジスタ１６のゲー
トに接続されている。上記Ｉ型のトランジスタ１
６およびインバータ１９は、メモリセル１１のド
レインに電源電圧V_CCよりも低いバイアスを供給
するためにノード１４の電位振幅を制限するバイ
アス回路２０を構成している。上記ノード１４と
電源電圧V_CCと間には負荷トランジスタとしての
Ｉ型MOSトランジスタ２１のソース、ドレイン
間が挿入されている。さらに上記ノード１４には
Ｄ型のMOSトランジスタ２２およびＥ型のMOS
トランジスタ２３からなるＥ／Ｄインバータ２４
の入力端子が接続されており、このインバータ２
４の出力端子は上記Ｉ型トランジスタ２１のゲー
トに接続されている。そして上記Ｉ型のトランジ
スタ２１およびインバータ２４も、上記メモリセ
ル１１のドレインに電源電圧V_CCよりも低いバイ
アスを供給するためにノード１４の電位振幅を制
限するバイアス回路２５を構成している。ただ
し、バイアス回路２５ではトランジスタ２２と２
３のβ比がバイアス回路２０よりも大きく設定さ
れており、同一入力電位に対してバイアス回路２
５内のインバータ２４の出力電位が低くなるよう
に設定されている。従つて、上記バイアス回路２
５は後述する一方の入力ノードの電位低下を防止
する目的で設けられている。

上記ノード１４にはさらにＩ型のMOSトラン
ジスタ２６のソース、ドレイン間の一端が接続さ
れており、このトランジスタ２６のソース、ドレ
イン間の他端は後述するセンスアンプの一方入力
端子が接続された一方の入力ノード２７に接続さ
れている。上記トランジスタ２６のゲートは上記
バイアス回路２０内のインバータ１９の出力端子
に接続されている。また上記入力ノード２７と電
源電圧V_CCとの間には、ゲートがV_CCに接続され
たＩ型のプルアツプ用MOSトランジスタ２８の
ソース、ドレイン間が挿入されている。

ここで上記トランジスタ２６はノード１４とノ
ード２７とを分離するために設けられているもの
であり、さらにトランジスタ２８は振幅が制限さ
れたノード１４の電位をV_CCまで拡大するために
設けられている。

上記センスアンプの他方入力端子が接続されて
いる他方の入力ノード２９には基準電位発生回路
３０が設けられている。この基準電位発生回路３
０は上記メモリセル１１とは異なるチヤネル幅お
よびチヤネル長を持ち、浮遊データが中性状態
（“１”レベルの記憶状態）にされかつ制御ゲート
がV_CCに接続されたダミーセル３１、上記列選択
用MOSトランジスタ１３と同等に構成され、ゲ
ートがV_DDに接続され、常時選択状態にされてい
るMOSトランジスタ３２、メモリセル側のバイ
アス回路２０および２５と同様に構成されている
バイアス回路３３，３４、前記トランジスタ２６
に相当するＩ型のMOSトランジスタ３５、前記
トランジスタ２８に相当するＩ型のMOSトラン
ジスタ３６およびソース、ドレイン間がセンスア
ンプの他方の入力ノード２９との間に挿入され、
ゲートがV_CCに接続されたＩ型のMOSトランジス
タ３７で構成されている。この基準電位発生回路
３０では、上記メモリセル１１で“１”レベルの
データが読み出されたときにノード２７に発生す
る低電位と、メモリセル１１で“０”レベルのデ
ータが読み出されたときにノード２７に発生する
高電位とのほぼ中間の電位を基準電位として発生
するようにダミーセル３１のチヤネル幅およびチ
ヤネル長が設定されている。なお、この基準電位
発生回路３０に設けられているＩ型のトランジス
タ３７は本来の負荷用トランジスタ３６に対して
並列に接続されており、このトランジスタ３７に
よりノード２９の充電能力が高められている。

センスアンプ４０は上記メモリセル１１から読
み出される微少信号を検出するため、一方および
他方の入力ノード２７，２９相互間の電位差を増
幅するものであり、Ｄ型の負荷MOSトランジス
タ４１，４２、ゲートが上記一方および他方の入
力ノード２７，２９それぞれ接続されたＩ型の駆
動MOSトランジスタ４３，４４、電流源用のＤ
型MOSトランジスタ４５およびゲートにチツブ
選択信号CEが供給され上記トランジスタ４５を
動作状態に設定するＥ型のMOSトランジスタ４
６からなる差動増幅４７およびＩ型のMOSトラ
ンジスタ４８，４９とＥ型の電源トランジスタ５
０，５１とからなり上記差動増幅回路４７の一対
の出力が供給されるフリツプフロツプ回路５２と
から構成されている。そしてこのセンスアンプ４
０で検出されたデータが出力回路６０に供給さ
れ、この出力回路６０からデータが出力される。

次に、この回路の読み出し動作を説明する。メ
モリセル１１の記憶データが“１”レベルであれ
ば、このメモリセル１１に電流が流れ、ノード１
４の電位が低下する。この変化を受けてインバー
タ１９の出力電位が上昇し、負荷トランジスタ１
６がオンしてノード１４を充電する方法に働くた
め、いわゆるネガテイブ・フイードバツクがかか
り、ノード１４の電位はある一定値以下には低下
しない。同時にトランジスタ２６もオンし、ノー
ド２７の電位は低下し、この入力ノード２７は低
レベルとなる。一方、メモリセル１１の記憶デー
タが“０”レベルであれば、このメモリセル１１
には電流が流れず、ノード１４の電位は上昇す
る。この変化を受けてインバータ１９の出力電位
が低下し、負荷トランジスタ１６がオフするた
め、ノード１４の電位はある一定値以上には上昇
しない。この状態でトランジスタ２６がオフ状態
とるので、ノード２７はプルアツプ用トランジス
タ２８により充電され、この入力ノード２７の電
位は略V_CC電位の高レベルになる。基準電位発生
回路３０の出力としてノード２９の電位は、ノー
ド１４の電位振幅の略中間電圧に設定されてお
り、メモリセル１１の記憶データ“１”，“０”に
対応したノード２７の低、高レベルとこの基準電
位とが差動増幅回路４７で検知、増幅され、セン
スアンプ４０からそれぞれ“１”または“０”の
データが読み出される。

ここで、ノード１４の低レベルは、負荷トラン
ジスタ１６およびプルアツプ用トランジスタ２８
と、メモリセル１１との抵抗分割で決まる。

上記ネガテイブ・フイードバツク型バイアス回
路の特徴は動作の高速化が達成できることにあ
る。すなわち、複数のメモリセルが接続されて比
較的大きな寄生容量が付いているノード１４をメ
モリセル１１の記憶データ“１”，“０”に対応し
て充放電するとき、このノード１４の電位振幅を
小さくして高速化を図ると共に、トランジスタ２
６とプルアツプ用トランジスタ２８により振幅を
拡大し、高速、高増幅化が達成できる。

また、バイアス回路２５は急速充電用および低
レベル保証用の回路であり、負荷トランジスタ２
１のチヤネル幅Ｗが負荷トランジスタ１６に比べ
て十分大きく設定されており、インバータ２４の
βレシオがインバータ１９のそれより大きく設定
されている。例えば、メモリセル１１の記憶デー
タが“０”の場合、列選択線１５の信号が選択さ
れてトランジスタ１３がオンし、メモリセル１１
のドレインが0Vから充電されるので、ノード１
４が十分に低レベルから充電される。この状態で
はインバータ１９および２４の出力は十分高くな
り、トランジスタ１６および２１がオンしてノー
ド１４が充電されるが、トランジスタ２１のチヤ
ネル幅Ｗが大きいため急速充電される。ここで、
ノード１４の電位が高くなつてくると、インバー
タ２４のβレシオがインバータ１９のそれより大
きく設定されているので、インバータ２４の出力
電位の方がインバータ１９の出力電位より低く、
トランジスタ２１が先にオフ状態となる。ノード
１４は引き続きトランジスタ１６により充電さ
れ、インバータ１９の出力電位が低下して、トラ
ンジスタ１６がオフした時点でノード１４の充電
が止まる。すなわち、バイアス回路２５の働きに
より、ノード１４の電位は設定された電位より低
下させない。あるいは、設定値まで急速に充電で
きるのでより高速化が達成できる。

［背景技術の問題点］ ところで、中性状態にされている浮遊ゲートは
データの書き込みが行われなくとも、長時間の使
用により電子が序々に注入され、これによりデー
タの反転が起こる。このような誤書き込みを防止
するために、メモリセル１１のドレイン電位はで
きるだけ低くする必要があり、例えば約1.5V以
下にしなければならない。

第４図は上記従来装置のバイアス回路２０等で
使用されているＥ／Ｄ型インバータのβ比を変え
たときの入出力特性曲線図であり、横軸には入力
電位Vinが、縦軸には出力電位Voutがそれぞれ
とられている。このＥ／Ｄ型インバータを用いた
バイアス回路２０において、メモリセル１１のド
レイン電位を約1.5V以下にするためには、第５
図の特性曲線において入力電位および出力電位が
共に約1.5Vとるようなβ比を選択しなければな
らない。β比をこのように設定にすると、インバ
ータの入出力特特の振幅が大きくなつてしまう。

第５図は上記ノード１４とノード２７の電位関
係を示す特性曲線図であり、横軸ににはノード１
４の電位V14が、縦軸にはノード２７の電位Ｖ２
７がそれぞれとられている。そして図中破線で示
したものが上記従来装置における特性曲線であ
る。インバータの入出力特性の振幅が大ききくな
るとこの特性曲線の傾きが大きなものとなり、差
動増幅回路４７の動作範囲が0.02Vと非常に狭く
なつてしまう。メモリセルが微細化されてくる
と、素子寸法のバラツキ、閾値電圧のバラツキ等
により、メモリセルの特性が大きく変化する。従
つて、例えば“１”レベルの状態にあるメモリセ
ルの閾値電圧に高いもが発生したとき、差動増幅
回路４７の動作範囲が非常に狭くなつているため
に、アース電圧V_SSに混入するノイズよりセンス
アンプ４０が容易に発振を起こすという問題があ
る。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、製造工程上のバラツキ
およびノイズの混入に対して強くかつデータの読
み出し速度の高速化を図ることができる半導体記
憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
メモリセルトランジスタの電流通路の一端を第１
の電源に結合し、上記メモリセルの電流通路の他
端と第２の電源との間に負荷トランジスタの電流
通路を挿入し、上記メモリセルの電流通路の他端
の信号を信号反転回路に入力し、この信号反転回
路の出力を上記負荷トランジスタのゲートに供給
し、上記信号反転回路に供給する動作電圧を降下
させることにより上記信号反転回路の出力振幅を
制限するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の実施例を説明
する。

第１図はこの発明に係る不揮発性半導体記憶装
置（EPROM）の一実施例の構成を示す回路図で
ある。この実施例装置が前記第３図に示す従来装
置と異なつている点は、バイアス回路２０内のイ
ンバータ１９のトランジスタ１７とV_CCとの間に
Ｉ型のMOSトランジスタ７１が挿入されている
点にある。さらにバイアス回路２０内にはV_CCと
V_SSとの間に２個のＩ型のMOSトランジスタ７
２，７３のソース、ドレイン間が直列に挿入され
ており、この両トランジスタ７２，７３のゲート
はV_CCに接続されている。そして両トランジスタ
７２，７３の直列接続点が上記トランジスタ７１
のゲートに接続されている。

すなわち、上記両トランジスタ７２，７３は電
源電圧V_CCを分割してV_CCよりも低い電圧を発生
する電圧分割回路を構成しており、ここで発生さ
れた電圧が上記Ｉ型のトランジスタ７１のゲート
に供給される。またこのトランジスタ７１は前記
Ｅ／Ｄ型インバータ１９とV_CCとの間に挿入され
ているので、V_CCよりも降下された電圧がこの
Ｅ／Ｄ型インバータ１９に動作電圧として供給さ
れる。すなわち、上記トランジスタ７１，７２，
７３は電源電圧V_CCを降下してインバータ１９に
供給する電圧降下回路を構成している。これと同
様にバイアス回路２５でも上記Ｉ型のMOSトラ
ンジスタ７１，７２，７３に対応したトランジス
タ７４，７５，７６からなる電圧降下回路が設け
られている。さらにこれに伴い、基準電位発生回
路３０内の２個のバイアス回路でも同様の電圧降
下回路が設けられている。

このような構成のEPROMでも、データの読み
出し時に、メモリセル１１の記憶データが“１”
レベルであればメモリセル１１に電流が流れ、ノ
ード１４の電位が低下し、これによりノード１８
の電位がノード２４の基準電位よりも低くなる。
このときのノード２７，２９相互間の電位差がセ
ンスアンプ４０で検知され、センスアンプ４０か
らは反転信号の“０”レベルのデータが出力され
る。他方、メモリセル１１の記憶データが“０”
レベルであればノード２７の電位がノード２９の
基準電位よりも高くなつて、センスアンプ４０か
らは“１”レベルのデータが出力される。

またノード１４の電位変化がインバータ１９お
よび２４により増幅され、その出力電位の振幅が
大きくされるので、ノード１４の電位が短時間で
設定され、従来装置と同様にデータの読み出し速
度の高速化が達成されている。

さらにこの実施例装置では、アース電圧V_SSの
微少な変動によるセンスアンプ４０の誤動作を防
止するためにインバータ１９の増幅率が小さく設
定される。この増幅率の設定は駆動用のトランジ
スタ１８のチヤネル幅Ｗを小さくしてインバータ
１９のβ比を小さくすることにより達成されてい
る。そして、インバータ１９の動作電圧を変えず
にトランジスタ１８のチヤネル幅Ｗを小さくすれ
ば、インバータ１９の入出力特性の振幅が大きく
なつてしまう。ところが、この実施例ではインバ
ータ１９の動作電圧をV_CCよりも低下させること
により出力振幅を制限するようにしている。

第２図は上記実施例装置において、V_CCが5Vの
ときにインバータ１９の動作電圧を例えば3.5V
まで下げたときに、そのβ比を種々に変化させた
ときの入出力特性曲線図であり、横軸にはインバ
ータ１９の入力電位Vinが、縦軸には同じく出力
電位Voutがそれぞれとられている。このように
動作電圧が低下されたインバータ１９では入出力
電位が共に1.5Vになるようにβ比を設定しても、
出力振幅を低く押さえることができる。

このような特性を持つインバータ１９を使用し
た場合の、前記ノード１４とノード２７の電位関
係を示す特性曲線を第６図の実線で示す。従来に
比較して、負荷トランジスタ１６を駆動するイン
バータの出力振幅が押さえられているため、トラ
ンジスタ１６および２６のゲートに供給される電
位の変化が押さえられるので、第６図に実線で示
される特性曲線の傾きは破線で示される従来のも
のよりもなだらかものとなる。この結果、メモリ
セル１１のドレイン電位を1.5Vに保つたまま、
差動増幅回路４７の動作範囲が約0.1Vと従来の
５倍に広がる。従つて、メモリセルの特性が変化
し、高い閾値電圧のものが発生しても、差動増幅
回路４７の動作範囲が広くされているで、アース
電圧V_SSにノイズが混入してもセンスアンプ４０
が発振を起こす恐れはない。これによりノイズマ
ージンが広くなる。

すなわち、この実施例装置ではインバータ１９
のトランジスタ１８のチヤネル幅Ｗを小さくして
増幅率を下げても、出力振幅を押さえることがで
き、これによりメモリセル１１のドレイン電位を
低く保つことができ、誤書込みの発生を防止する
ことができる。しかもセンスアンプ４０の発振防
止はインバータ１９の増幅率を下げることによつ
て達成されている。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例ではインバータ１９等
がＥ／Ｄ型の場合について説明したが、これは記
憶装置全体をCMOS回路化する場合には駆動用
トランジスタ１８の代わりにＮチヤネルのもの
を、負荷用トランジスタ１７としてＰチヤネルの
ものをそれぞれ使用するようにしてもよい。さら
に上記実施例ではこの発明をEPROMに実施例し
た場合について説明したが、これは普通のROM
に実施することができるのはもちろんである。ま
た、上記実施例ではバイアス回路２０内の電圧分
割回路として２個のＩ型MOSトランジスタ７２，
７３を用いる場合について説明したが、これはＥ
型MOSトランジスタや抵抗等により電圧分割を
行なうようにものでもよい。さらにインバータ１
９とV_CCとの間に挿入されるトランジスタとして
もＩ型の他にＥ型のMOSトランジスタ等も使用
が可能である。

［発明の効果］ 以上説明したようにこの発明によれば、製造工
程上のバラツキおよびノイズの混入に対して強く
かつデータの読み出し速度の高速化を図ることが
できる半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す
回路図、第２図は上記実施例装置を説明するため
の特性曲線図、第３図は従来装置の回路図、第４
図及び第５図はそれぞれ上記従来装置を説明する
ための特性曲線図である。 １１……メモリセル、１６……負荷素子（Ｉ型
MOSトランジスタ）、１９……インバータ、２０
……バイアス回路、３０……基準電位発生回路、
４０……センスアンプ。

Claims (1)

1. 【特許請求の範囲】 １ 電流通路の一端が第１の電源に結合されたト
   ランジスタからなるメモリセルと、上記メモリセ
   ルの電流通路の他端と第２の電源との間に電流通
   路が挿入された負荷トランジスタと、上記メモリ
   セルの電流通路の他端の信号が入力として供給さ
   れ、出力が上記負荷トランジスタのゲートに供給
   される信号反転回路と、上記信号反転回路に供給
   する動作電圧を降下させる電圧降下手段とを具備
   したことを特徴とする半導体記憶装置。 ２ 前記電圧降下手段が前記第２の電源と前記信
   号反転回路との間に挿入された電圧降下用のトラ
   ンジスタと、このトランジスタのゲートに所定バ
   イアスを供給するバイアス手段とから構成されて
   いる特許請求の範囲第１項に記載の半導体記憶装
   置。