KR950001126B1 - 메모리 회로 - Google Patents

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KR950001126B1
KR950001126B1 KR1019860007161A KR860007161A KR950001126B1 KR 950001126 B1 KR950001126 B1 KR 950001126B1 KR 1019860007161 A KR1019860007161 A KR 1019860007161A KR 860007161 A KR860007161 A KR 860007161A KR 950001126 B1 KR950001126 B1 KR 950001126B1
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마사또시 야노
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소니 가부시끼가이샤
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Abstract

내용없음.

Description

메모리 회로
제1도는 종래의 메모리 회로의 요부의 구성예를 도시하는 회로도.
제2도는 종래의 메모리 회로의 판독 칩의 다른예를 도시하는 회로도.
제3도는 본 발명에 의한 메모리 회로의 판독 증폭기의 일실시예를 도시하는 회로도.
제4도는 본 발명에 의한 메모리 회로의 판독 증폭의 다른 실시예를 도시하는 회로도.
제5도는 본 발명에 의한 메모리 회로의 판독 증폭의 또 다른 실시예를 도시하는 회로도.
제6도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
제7도는 제6도의 실시예의 동작 설명을 위한 회로도.
제8도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
제9도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
제10도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
제11도는 본 발명에 의한 메모리 회로의 다른 실시예.
제12도는 제11도의 실시예의 동작설명을 위한 타임챠트.
제13도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
제14도는 제13도의 실시예의 설명에 사용하는 그래프.
제15도는 제13도의 실시예의 동작 설명에 사용하는 타임챠트.
제16도는 본 발명에 의한 메모리 회로의 다른 실시예를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
4 : 반전 증폭 회로 11 : 메모리셀
15, 16, 17, 18 : MOS 트랜지스터 20 : 데이타 구동 회로
30A : 차동증폭회로
종래, 전자 계산기의 내부 기억장치 또는 외부 기억장치(메모리)로부터의 미소한 판독신호를 논리회로의 전압 레벨까지 증폭하기 위해서 판독증폭기가 사용되고 있다.
종래의 메모리 회로에 있어서, 예컨대 스타딕크형의 경우, 메모리 매트릭스는 복수의 메모리셀이 워드선에 접속됨과 동시에 1쌍의 비트선에 접속되어 있다. 각 메모리 셀은 부하 저항기 및 MOS트랜지스터로 이루어지는 플립플롭 회로를 갖고, 전류의 온 오프에 의해 정보를 기억한다. 1쌍의 비트선은 1쌍의 N채널 MOS트랜지스터를 거쳐서 전원단자에 접속됨과 동시에 다른 1쌍의 N채널 MOS트랜지스터로 이루어지는 선택 트랜지스터를 거쳐서 기록 회로에 접속된다.
기록 회로는 기록 제어신호
Figure kpo00001
로 제어되는 1쌍의 N채널 MOS트랜지스터와 기록 제어 신호 WE로 제어되는 1쌍의 N채널 MOS트랜지스터를 갖고, 각각 데이타선, 데이타선이 접속됨과 동시에, 전원 단자와 데이타 입력단자 사이에 접속된다.
기록 제어신호
Figure kpo00002
가 하이인때는 메모리에서 데이타가 판독되고, 기록 회로에 접속된 차등증폭회로로 이루어지는 판독회로를 거쳐서 출력된다. 한편, 기록 제어신호 WE가 하이인때에는 데이타 입력단자에 공급되는 데이타가 메모리에 기록된다. 그러나, 상기한 것과 같은 기록모드에 있어서「0」의 데이타가 기록될때 데이타 입력단자에 접속된 인버터의 출력단자가 어스전위로 되어 전원단자로부터 비트선 데이타선을 거쳐서 기록 전위가 흘려 버린다.
한편 판독 회로의 차동증폭회로의 정전류원의 MOS트랜지스터에는 칩 셀렉트 신호 CE가 공급되어 있기 때문에, 기록모드, 판독모드에 관계없이 칩 셀렉트 신호가 하이면 차동증폭회로에 동작전류가 흐르고 있으며 일정한 전력이 소비되고 있다.
따라서, 메모리의 소비 전력은 기록 모드에 있어서 보다 커져, 메모리의 동작 속도에 의해 다른 것의 기록 전류 및 차동증폭회로의 동작전류는 각각 1비트당 1mA 및 3mA와 같이 비교적 큰 것으로 된다.
이와같은 점을 감안하여 본 발명은 기록모드에 있어서 소비전력을 저감한 판독 증폭기를 제공함에 있다.
먼저, 제1도를 참조하면서, 본 발명이 적용되는 메모리 회로에 대해서 설명을 한다.
이 제1도에 있어서, 메모리 매트릭스(10)는 임의의 수의 메모리 셀(11)로, 도시를 생략한 부하제한기 및 MOS트랜지스터로 이루어지는 플립플롭회로를 갖고, 전류의 온ㆍ오프에 의해 정보를 기억하는 스타딕크형 이다. 각 메모리 셀(11)은 워드선(12)에 접속됨과 동시에 1쌍의 비트선(13) 및 비트선(14)에 접속되어 있다. 비트선(13) 및 비트선(14)의 각 1단은 N채널 MOS트랜지스터(15) 및 (16)의 소스에 각각 접속되고, 양 MOS트랜지스터(15) 및 (16)의 게이트 및 드레인은 모두 전원단자 P에 접속된다.
비트선(13) 및 비트선(14)의 타단은 N채널 MOS트랜지스터(17) 및 (18)의 드레인에 각각 접속되고, 양 MOS트랜지스터(17) 및 (18)의 게이트는 컬럼선택단자(19)에 접속된다.
기록회로 또는 데이타선 구동회로(20)는 메모리 매트릭스(10)의 선택용 트랜지스터(17) 및 (18)의 각 소스에 접속된 1쌍의 데이타선(21) 및 데이타선(22)을 갖고, 각각 N채널 MOS트랜지스터(23) 및 (24)의 소스ㆍ드레인을 거쳐서 전선단자 P에 접속됨과 동시에 다른 1쌍의 N채널 MOS트랜지스터(25) 및 (26)의 드레인에 각각 접속된다. 한쪽의 MOS트랜지스터(25)의 소스는 데이타 입력단자 D에 직접으로 접속되어, 다른쪽의 MOS트랜지스터(26)의 소스는 인버터(27)를 거쳐서 데이타 입력단자 D에 접속된다. MOS트랜지스터(23) 및 (24)의 게이트는 모두
Figure kpo00003
신호 입력단자(28)에 접속되어, MOS트랜지스터(25) 및 (26)의 게이트는 모두 WE신호 입력단자(29)에 접속된다.
판독 증폭기의 초단 증폭회로(30A)는 커런트 멀러형 차동증폭회로를 구성하고 있다. 즉, 입력단자(1), (2)를 거쳐서, 초단증폭회로(30)의 N채널의 차동 입력 MOS트랜지스터(31) 및 (32)의 각 게이트에 데이타선(21) 및 데이타선(22)이 각각 접속된다. 양 N채널 MOS트랜지스터(31) 및 (32)의 각 드레인은 능동부하로서의 1쌍의 P채널 MOS트랜지스터(33) 및 (34)의 각 드레인에 각각 접속된다. 한쪽의 P채널 MOS트랜지스터(33)는 그 게이트와 드레인이 직결되어서 다이오드 접속되고, 다른쪽의 P채널 MOS트랜지스터(34)의 게이트는 MOS트랜지스터(33)의 게이트에 접속된다. 양 P채널 MOS트랜지스터(33), (34)의 각 소스가 전원단자 P에 접속되어서 커런트 밀러 회로가 구성되고, N채널 MOS트랜지스터(32) 및 P채널 MOS트랜지스터(34)의 각 드레인의 접속 중점이 출력단자(3)에 접속된다. 양 N채널 MOS트랜지스터(31) 및 (32)의 각 소스는 정전류원으로서의 제3의 N채널 MOS트랜지스터(35)의 드레인에 함께 접속된다. 이 MOS트랜지스터(35)의 게이트에는 다이오드 접속된 P채널 MOS트랜지스터(33)에서 바이어스 전압이 공급되어, MOS트랜지스터(35)의 소스는 스위치로서의 제4의 N채널 MOS트랜지스터(36)의 드레인ㆍ소스를 거쳐서 접지되어서, 정전류 회로 CC를 갖는 차동증폭회로가 구성된다. MOS트랜지스터(36)의 게이트는 CE신호 입력단자(5)에 접속된다. 차동증폭회로(30A)의 출력단자(3)에 반전증폭회로(4)가 접속된다.
또한, 상기한 차동증폭회로(30A)는, 제2도에 도시하는 것과 같이, 그 전류원부분의 MOS트랜지스터(35)를 스위칭 MOS트랜지스터(36)와 겸용하여, 정전류 특성이 얼마쯤 떨어지는 것의, 구성을 간단화한 차동증폭회로(30)에 치환할 수도 있다.
다음에, 상기한 메모리 회로의 동작을 설명하면, 판독의 경우, 기록회로(20)의 단자(29)에 공급되는 WE(라이트 인에이블)신호가 ＂로우＂로 되어서, 양 MOS트랜지스터(25), (26)가 오프상태로 되어, 데이타(21)및 데이타선(22)이 데이타 입력단자 D에서 차단됨과 동시에, 단자(28)에 공급되는
Figure kpo00004
(반전 라이트 인에이블)신호가 ＂하이＂로 되어서 양 MOS트랜지스터(23), (24)가 온상태로 된다. 또한, 단자(5)에서 차동증폭회로(30)에 공급되는 CE(칩 인에이블) 신호가 ＂하이＂로 되어서 양 MOS트랜지스터(23), (24)가 온상태로 된다. 또한, 단자(5)에서 차동증폭회로(30)에 공급되는 CE(칩인에이블)신호가 ＂하이＂로 되어서, 스위칭 트랜지스터(36)가 온 상태로 되어, 차동증폭회로(30A)가 동작상태로 된다.
도시를 생략한 X디코더에 의해 워드선(12)이 선택되고, 이 워드선(12)에 접속된 모든 메모리셀이 활성화됨과 동시에, 도시를 생략한 Y디코더로부터 소정의 1쌍의 비트선(13) 및 비트선(14)에 대한 ＂하이＂의 컬럼 선택 신호가 단자(19)를 거쳐서 MOS트랜지스터(17) 및 (18)의 게이트에 공급된다. 그렇게 하면, 양 MOS트랜지스터(17), (18)가 온 상태로 된다.
메모리셀(11)내의 플립플롭(도시를 생략)의 비트선(13)에 접속된 MOS트랜지스터가 온상태였다면, 데이타선 구동회로(20)의 MOS트랜지스터(23)에서 데이타선(21), 선택된 MOS트랜지스터(17) 및 비트선(13)의 경로에 의해 메모리셀(11)에 데이타선 전류 ID가 유입한다. 또한, 비트선(13)의 일단에 접속된 농동부하 MOS트랜지스터(15)는, 그 게이트에 전원 전압 VDD이 공급되어서, 온 상태로 되고, 이 MOS트랜지스터(15)를 거쳐서, 메모리셀(11)의 비트선 전류 IB가 유입한다. 이 비트선 전류 IB와 상기한 데이타 전류 ID와의 합이 메모리셀(11)의 흡입전류 IM로 된다.
한편, 메모리셀(11)내의 비트선(14)에 접속된 MOS트랜지스터(도시를 생략)는 오프 상태에 있으며, 비트선(14) 및 데이타선(22)에서는 메모리셀(11)에 전류가 유입하지 않는다.
따라서, 비트선(13) 및 비트선(14)의 전위 V13및 V14는 다르며, 이 다른 2개의 전위가 희망하는 메모리셀(11)의 정보로서 데이타선(21) 및 데이타선(22)를 통해서 판독 증폭기의 초단 차동증폭회로(30A)의 양 입력 MOS트랜지스터(31) 및 (32)의 게이트에 공급된다. 이 입력신호의 차신호가 증폭되어서, 차동증폭회로(30A)의 불평형 출력신호가 출력단자(3)로부터 반전증폭회로(4)에 공급된다.
전원 전압 VDD이 예컨대 5V일때(높은쪽의) 비트선(14)의 전위 V14는, MOS트랜지스터(16)의 임계전압 Vth(약 0.7V) 및 기판 효과 △Vth(약1.1V)의 영향에 의해, 예컨대 약3.2V로 상당히 낮아진다. 또한 비트선(13)의 전위 V13는 메모리셀(11)의 흡입전류 IM가, 예컨대 100㎂일때, MOS트랜지스터(15)내의 전압 강하에 의해 V14보다 약간 낮고, 예컨대 약 2.9V로 된다.
또한, 데이타선(21) 및 데이타선(22)의 전위 V21및 V22는 상기한 것과 같은 이유에 의해, 각각 V13및 V14와 거의 같게 된다.
기록의 경우, 기록회로(20)의 단자(28)에 공급되는
Figure kpo00005
신호가 ＂로우＂로 되어서, 양 MOS트랜지스터(23), (24)가 오프상태로 됨과 동시에, 단자(29)에 공급되는 WE신호가 ＂하이＂로 되어서, 양 MOS트랜지스터(25), (26)가 온 상태로 되어, 데이타선(21) 및 데이타선(22)이 각각 데이타 입력단자 D 및 인버터(27)에 접속된다. 이때, 메모리 매트릭스(10)의 MOS트랜지스터(15) 내지 (18)은 온 상태로 있고, 데이타 입력단자 D에서 MOS트랜지스터(25), 데이타선(21), MOS트랜지스터(17) 및 비트선(13)을 거쳐서 희망하는 메모리 셀(11)에 달하는 제1의 기록 경로가 형성됨과 동시에, 인버터(27), MOS트랜지스터(26), 데이타선(22), MOS트랜지스터(18) 및 비트선(14)을 거쳐서 메모리셀(11)에 달하는 제2의 기록 경로가 형성되어서 메모리셀(11)에 데이타가 기록된다.
이때, CE신호는 ＂하이＂로 되어 있으며, 차동증폭회로(30A)는 동작 상태에 있다.
그러나, 상기하는 바와같은 기록 모드에 있어서, ＂0＂측의 데이타가 기록될때, 인버터(27)의 출력단자는 어스 전위로 되어 전원단자 P에서 MOS트랜지스터(16), 비트선(14), MOS트랜지스터(18), 데이타선(22) 및 MOS트랜지스터(26)를 통해서 기록 전류 Iw가 흘러 버린다.
한편, 차동증폭회로(30A)의 정전류원의 MOS트랜지스터(36)에는 CE신호가 공급되어 있기 때문에, 기록 모드, 판독 모드에 불구하고, CE신호가 ＂H1＂이면 차동증폭회로(30A)에 동작전류 Ia가 흐르고 있으며, 일정한 전력이 소비된다.
따라서, 메모리의 소비전력은 기록모드에 있어서 보다 커진다.
또한, 상기한 기록전류 Iw및 차동증폭회로(30A)의 동작전류 Ia는, 메모리의 동작 속에 의해 다르나, 예컨대 각각 1비트당 1mA 및 3mA와 같이, 비교적 큰 것으로 된다.
다음에 제3도를 참조하면서 본 발명에 의한 판독증폭기의 일실시예에 대해서 설명을 한다.
이 실시예의 판독증폭기(30C)는 제1도의 도시한 판독증폭기(30A)에 있어서 정전류원용 트랜지스터(35) 및 스위칭 트랜지스터(36)로 교체하여, 제1 및 제2의 정전류원용 MOS트랜지스터(35a) 및 (35b) 및 제1 및 제2의 스위칭 MOS트랜지스터(36a) 및 (36b)를 설치한다.
제1 및 제2의 정전류원용 MOS트랜지스터(35a), (35b)는 각 드레인이 차동 입력 MOS트랜지스터(31) 및 (32)의 서로 접속된 소스에 접속됨과 동시에, 각 소스가 스위칭용 MOS트랜지스터(36a) 및 (36b)의 각 드레인ㆍ소스를 거쳐서 접지되어서, 제1 및 제2의 정전류회로 CC1및 CC2가 구성된다. 정전류원용 MOS트랜지스터(35a) 및 (35b)의 게이트에는, 다이오드 접속된 P채널 MOS트랜지스터(33)에서 바이어스전압이 공급된다. 제1의 정전류원 MOS트랜지스터(35a)는 직렬 접속된 소형스위칭 MOS트랜지스터(36a)와 동면적으로 됨과 동시에, 제2의 정전류원 MOS트랜지스터(36b)는, 직렬 접속된 대형 스위칭 MOS트랜지스터(36b)와 동면적으로 된다.
또한, 양 정전류원 MOS트랜지스터(35a) 및 (35b)는 양자의 면적의 합과 같은 면적을 갖는 단일의 MOS트랜지스터와 치환할 수가 있다.
본 실시예의 동작은 다음과 같다.
판독 모드에 있어서는, CE신호가 ＂하이＂로 됨과 동시에
Figure kpo00006
신호가 ＂하이＂로 된다. 따라서, 양 신호의 적인 CEㆍ
Figure kpo00007
신호도 ＂하이＂로 된다. 이와 같은 CE 신호 및 CEㆍ
Figure kpo00008
신호가 단자(5) 및 (6)에서 각 게이트에 공급되어서, MOS트랜지스터(36a) 및 (36b)는 모두 온 상태로 되어, 판독증폭기의 초단 차동증폭회로(30c)는 정규의 동작 상태에 있으며, 예컨대 3mA의 정규의 동작전류 Ia가 흐른다.
기록 모드에 있어서는, CE신호가 ＂하이＂로 됨과 동시에,
Figure kpo00009
신호가 ＂로우＂로 된다. 따라서, 양 신호의 적인 CEㆍ
Figure kpo00010
신호도 ＂로우＂로 된다. 이와 같은 CE 신호 및 CEㆍ
Figure kpo00011
신호가 단자(5) 및 (6)에서 각 게이트에 공급되어서, MOS트랜지스터(36a)는 온 상태로 되어, MOS트랜지스터(36b)는 오프상태로 된다. 이로 인하여, 판독 증폭기의 초단 차동증폭회로(30c)는, 동작전류 Ia가 예컨대 3mA의 정규의 값의 1/5의 0.6mA로 제한된 한류 동작 상태로 되어, 예컨대 1mA의 기록전류 Iw를 상회하는 동작 전류의 저감이 행해진다.
이에 따라, 기록모드에 있어서 차동증폭회로(30c)의 소비전력이 저감되고, 결국 메모리전체의 소비전력이 저감된다.
다음, 제4도를 참조하면서, 본 발명에 의한 판독 증폭기의 다른 실시예에 대해서 설명한다.
본 실시예에 의한 판독 증폭기의 초단의 증폭 회로(30D)는 제2도에 도시한 구성에 있어서, 스위칭 및 정전류원용 트랜지스터(37)로 교체하여, 차동 입력 MOS트랜지스터(31) 및 (32)의 상호 접속된 소스에, 제1의 정전류원 겸 스위치로서의 소형(폭이 좁음)의 N채널 MOS트랜지스터(37a)의 드레인이 접속됨과 동시에, 제2의 정전류원 겸스위치로서의 대형(폭이 넓음)의 N채널 MOS트랜지스터(37b)의 드레인이 접속된다. 양 MOS트랜지스터(37a) 및 (37b)의 면적(폭)은 제2도의 정전류원용 트랜지스터(36)의 면적(폭)의 예컨대 1/5 및 4/5로 설정된다. 소형의 MOS트랜지스터(37a)의 게이트가 CE신호 입력단자(5)에 접속되어, 대형의 MOS트랜지스터(37b)의 게이트가 CE·
Figure kpo00012
신호 입력단자(6)에 접속됨과 동시에 양 MOS트랜지스터(36a), (37b)의 각 소스가 접지되어서, 제1 및 제2의 정전류 회로가 구성된다.
본 실시예에 있어서도, 판독 모드에 있어서 정규의 동작 상태로 됨과 동시에, 기록 모드에 있어서 한류 동작 상태로 되어, 기록 모드에 있어서 소비 전력이 저감된다.
또한, 상기한 것과 같은 동작 상태에 있는 판독증폭기의 출력에는, 기록모드에 있어서도, 데이타선에 기록된 신호와 동일한 상의 신호가 출력되기 때문에 외부 기록 회로에 방해를 주는 일이 없다.
다음으로, 제3도를 참조하면서, 본 발명의 또다른 실시예에 대해서 설명을 한다. 차동증폭회로(40) 및 (50)는 각가 전출한 제3도에 도시한 차동증폭회로(30C)와 동일하게 구성된다. 따라서, 대응하는 부분에는 1의 자리의 숫자를 동일하게 하여, 10의 숫자를 4 또는 5로 하는 부호를 붙여서 중복 설명을 생략한다. 또한, 제3의 차동증폭회로(30D)는 전출한 제4도에 도시한 차동증폭회로(30D)와 꼭같은 구성이다. 또한, 양 차동증폭회로(40) 및 (50)에 의해 평형형 초단 증폭회로가 구성되어서 동일한 상노이즈 억압비의 향상이 도모되고 있다.
제5도에 있어서, 한쪽의 입력단자(1)가 제1의 차동증폭회로(40)의 한쪽의 입력 MOS트랜지스터(41) 및 제2의 차동증폭회로(50)의 다른쪽의 입력 MOS트랜지스터(52)의 각 게이트에 공통으로 접속됨과 동시에, 다른쪽의 입력단자(2)가 제1의 차동증폭회로(40)의 다른쪽의 입력 MOS트랜지스터(42) 및 제2의 차동증폭회로(50)의 한쪽의 입력 MOS트랜지스터(51)의 각 게이트에 공통으로 접속된다.
제1 및 제2의 차동증폭회로(40) 및 (50)의 각각 다른쪽의 입력 MOS트랜지스터(42) 및 (52)의 각 드레인이 제3의 차동증폭회로(30D)의 양 입력 MOS트랜지스터(31) 및 (32)의 각 게이트에 각각 접속된다.
또한, 제1 및 제2의 차동증폭회로(40) 및 (50)의 각 소형 정전류원 MOS트랜지스터(45a) 및 (55a)의 각 소스가 소형 스위칭 MOS트랜지스터(46a)의 드레인ㆍ소스를 거쳐서 접지되어서 제1의 정전류회로 CC1가 구성됨과 동시에, 각 대형 정전류원 MOS트랜지스터(45b) 및 (55b)의 각 소스가 대형 스위칭 MOS트랜지스터(46b)의 드레인ㆍ소스를 거쳐서 접지되어서, 제2의 정전류회로 CC2가 구성된다. 또한, 소형 스위칭 MOS트랜지스터(46a)의 면적은 양 소형 정전류원 MOS트랜지스터(45a) 및 (55a)의 면적의 합과 같게 설정되고, 대형 스위칭 MOS트랜지스터(46b)의 면적은 양 대형 정전류원 MOS트랜지스터(45b) 및 (55b)의 면적의 합과 같게 설정된다.
양 스위칭 MOS트랜지스터(46a) 및 (46b)의 각 게이트, 제3의 차동증폭회로(30D)의 정전류원용 겸용 스위칭 MOS트랜지스터(37a) 및 (37b)의 각 게이트와 함께, CE신호 입력단자(5) 및 CEㆍ
Figure kpo00013
신호 입력단자(6)에 각각 접속된다.
본 실시예에도, 전술하는 제3도 및 제4도의 실시예와 꼭같게 판독하여 모드에 있어서 정규의 동작 상태로 됨과 동시에 기록 모드에 있어서 한류 동작 상태로 되나, 본 실시예에 있어서는 3개의 차동증폭회로(30D), (40) 및 (50)이 동시에 제어되므로 기록 모드에 있어서 소비전력이 한층 저감된다.
이상에서 상술한 바와같이, 본 발명에 의하면, 판독 증폭기에 포함되는 차동증폭회로에 복수의 정전류회로를 설치해, 최소한 1개의 정전류회로를 반전된 기록 가능신호
Figure kpo00014
에 의해 차단하도록 하였으므로, 기록 모드에 있어서 소비전력을 저감한 판독 증폭기가 얻어진다.
제1도에 도시하는 바와같은 데이타선 구동회로(20)에서는 전원전압 VDD이, 과부하에서는 전원전압 VDD이 과부하등에 의해, 예컨대 3V정도까지 저하한 경우, 데이타선(21) 및 데이타선(22)의 전위 V21및 V22가 1.5V정도까지 저하하여 버린다. 이값은 판독 증폭기의 초단 차동증폭기(30A)의 입력전압으로서는 지나치게 낮기 때문에, 판독증폭기가 동작할 수 없게 되는 문제가 있다.
또한, 예컨대 양 데이타선(21) 및 (22)의 전위 V21및 V22와 양 비트선(13) 및 (14)의 전위 V13및 V14가 각각 거의 동등해져 버린다. 이 때문에, 컬럼 선택용 MOS트랜지스터(17) 및 (18)의 드레인ㆍ소스간 전압 VDD이 매우 적어져, 이들의 MOS트랜지스터(17) 및 (18)의 구동 능력이 저하해 버린다. 그렇게 하면, 선택용 MOS트랜지스터(17) 및 (18) 및 데이타선 구동회로(20)의 MOS트랜지스터(23) 및 (24)의 각 채널폭을 비트선 구동용 MOS트랜지스터(15) 및 (16)의 채널폭의 예컨대 4배로 크게하여도, 큰 데이타 선 전류를 통할수가 없게 되어, 고속판독이 불가능한 문제가 있다.
종래의 메모리에서는, 컬럼 선택용 MOS트랜지스터(17) 및 (18)의 접합용량 C17및 C18이 각각 데이타선(21) 및 데이타선(22)의 부유용량으로 된다. 예컨대 64K 비트의 용량의 메모리에서는, 컬럼의 수는 256으로 되어, 데이타선(21) 및 데이타선(22)에는 제법 큰 부유용량의 부가된다. 더우기, 상기한 바와같이, 종래의 메모리에서는 MOS트랜지스터(17) 및 (18)의 드레인ㆍ소스간 전압 VDD이 낮기 때문에, 그 접합용량 C17및 C18은 크고, 데이타선(21) 및 데이타선(22)의 고속 구동이 방해된다는 문제도 있다.
거기에서 본 발명에 있어서는 제6도에 도시하는 바와같이, 데이타선 구동회로(20A)에서는, 1쌍의 능동부하로서의 P채널 MOS트랜지스터(23') 및 (24')의 각 드레인이 데이타선(21) 및 데이타선(22)에 각각 접속됨과 동시에, 서로 접속된 각 소스가 다이오드 접속된 P채널 MOS트랜지스터(56)를 거쳐서, 전원단자 P에 접속된다. 양 MOS트랜지스터(23') 및 (24')의 각 게이트에는, 인버터(57)를 거쳐서, 단자(28)에서
Figure kpo00015
기호가 공급된다.
본 실시예의 동작은 다음과 같다. 판독의 경우, 단자(28)에 공급되는
Figure kpo00016
신호는 ＂하이＂이며, 이것이 인버터(28)에서 반전되어서, ＂로우＂로 되어, 능동부하 MOS트랜지스터(23') 및 (24')의 각 게이트에 공급되어서, 양 MOS트랜지스터(23') 및 (24')는 온상태로 된다. 그 동작점이 트라이오드 영역내로 선정되어 있으므로, 양 MOS트랜지스터(23') 및 (24')는, 저항기로서 동작하고, 본 실시예에의 등가회로는 제7도에 도시하는 것과 같이 된다.
본 실시예에 있어서는, 능동부하로서 P채널 MOS트랜지스터(23') 및 (24')를 사용해서 소소전압에 의한 임계전압의 변동 기판 효과 △Vth를 배제하므로서, 전압전압 VDD이 5V의 경우, 데이타선(21) 및 데이타선(22)의 전위 V21및 V22가 각각 약 3.9V 및 약 4.1V로 놓여진다.
이 때문에, 전기하는 바와같이, 전원전압 VDD이 예컨대 3V정도로 저하한 경우에 있어서도, 양 데이타선(21), (22)의 전위는 2V정도로 유지되어서, 판독증폭기는 안정하게 동작된다.
또한, 양 데이타선(21), (22)의 전위가 양 비트선(13), (14)의 전위보다도 각각 1V 정도 높아지므로, 선택용 MOS트랜지스터(17) 및 (18)의 드레인ㆍ소스간 전압 VDS가 커져, 그 구동 능력이 증대하며, 큰 데이타선 전류를 통 할수가 있어서, 그 결과, 고속 판독이 가능해진다. 또다시, 선택용 MOS트랜지스터(17) 및 (18)의 VDS가 커지기 때문에, 그 접합용량 C17및 C18이 감소하여, 양 데이타선(21) 및 (22)의 부유용량이 감소하여 고속판독에 기여한다.
다음으로, 제8도를 참조하면서 본 발명에 의한 데이타선 구동회로외의 실시예에 대해서 설명을 한다.
제8도에 있어서, 데이타선 구동회로(20B)는 1쌍의 능동부하로서의 P채널 MOS트랜지스터(23') 및 (24')의 각 드레인이 데이타선(21) 및 데이타선(22)에 각각 접속됨과 동시에, 서로 접속된 각 소스가 다이오드 접속된 N채널 MOS트랜지스터(56')를 거쳐서, 전원 단자 P에 접속된다. 이 MOS트랜지스터(56')의 기판은 그 소스와 접속되어져 있다. 양 MOS트랜지스터(23') 및 (24')의 각 게이트에는, 인버터(57)를 거쳐서, 단자(28)에서
Figure kpo00017
신호가 공급된다.
본 실시예에서는, 다이오드화된 N채널 MOS트랜지스터(56')는, 그 기판과 소스가 접속되어 있고, 양 능동부하 MOS트랜지스터(23') 및 (24')는 P채널형이기 때문에, 기판효과 △Vth가 배제된다.
다음으로, 제9도를 참조하면서, 본 발명에 의한 데이타선 구동회로의 또다른 실시예에 대해서 설명을 한다.
제9도에 있어서, 데이타선 구동회로(20C)에서는, 1쌍의 능동부하로서의 N채널MOS트랜지스터(23') 및 (24')의 각 소스와 각 기판이 데이타선(21) 및 데이타선(22)에 각각 접속됨과 동시에, 서로 접속된 각 드레인이 다이오드 접속된 P채널 MOS트랜지스터(56)를 거쳐서, 전원단자 P에 접속된다. 양 MOS트랜지스터(23'') 및 (24'')의 각 게이트에는 단자(28)에서
Figure kpo00018
신호가 공급된다.
본 실시예에서는, 능동부하로서의 양 N채널 MOS트랜지스터(23'') 및 (24'')는, 각각의 기판과 소스에 접속되어 있으므로, 기판효과 △Vth가 배제된다.
다음에, 제10도를 참조하면서, 본 발명에 의한 데이타선 구동회로의 또 다른 실시예에 대해서 설명을 한다.
제10도에 있어서, 데이타선 구동회로(20D)는, 1쌍의 능동부하로서의 P채널 MOS트랜지스터(23'') 및 (24'')의 각 소스와 각 기판이 데이타선(21) 및 데이타선(22)에 각각 접속됨과 동시에, 서로 접속된 각 드레인이 전원단자 P에 접속된다. 양 MOS트랜지스터(23'') 및 (24'')의 각 게이트에는 단자(28)에서
Figure kpo00019
신호가 공급된다.
본 실시예에 있어서도, 능동부하로서의 양 N채널 MOS트랜지스터(23'') 및 (24＂)는, 각각의 기판과 소스가 접속되어 있으므로, 기판효과 △Vth가 배제된다. 또 다시, 본 실시예에서는, 파선으로 도시하는 것과 같이, 양 능동부하 MOS트랜지스터(23'') 및 (24'')가 판독시에 다이오드화되어서, 높은쪽의 데이타선의 전위는 VDD-Vth로 되어, 판독증폭기의 입력전압으로서 적당한 범위에 들어간다.
이상으로 상술하는 바와같이, 본 발명에 의하면, 데이타선의 능동부하 MOS트랜지스터의 기판효과를 배제하였으므로, 데이타선의 전위를 높게할 수가 있어서, 전원전압의 저하한 경우에도, 안전된 판독이 가능해진다.
또한, 데이타선의 전위를 비트선의 전위보다도 상당히 높게 할 수가 있어서, 컬럼 선택용 MOS트랜지스터의 구동능력을 증대시킴과 동시에, 그 접합용량을 감소시킬수가 있어서, 고속 판독이 가능해진다.
그러나, 상술한 바와같이 데이타선(60) 및 데이타선(61)의 전압 V60및 V61을 각각 약 3.9V 및 약 4.1V로 높이므로서, 기록동작에서 판독동작으로 이행하는 때의 시간이 길어진다는 문제가 생긴다. 곧 기록 동작시에는, 데이타선(60) 및 데이타선(61)의 전압 V60및 V61은 하이레벨이 약 3.2V, 로우레벨이 약 0.3V로 되어 있다. 기록 동작에서 판독 동작으로 이동할때에는, 이 기록시의 데이타선(60) 및 데이타선(61)의 전압 V60및 V61을 각각 약 0.3V 및 약 3.2V에서 판독시의 데이타선(60) 및 데이타선(61)의 전압 V60및 V61각각 약 3.9V 및 약 4.1V까지 인상하지 아니하면 아니된다. 판독시의 데이타선(60) 및 데이타선(61)의 전압 V60및 V61이 이와같이 높아져 있으면, 기록시의 데이타선(60) 및 데이타선(61)의 전압 V60및 V61과의 차전압이 커져, 기록 동작에서 판독 동작으로 이행한 직후의 판독(라이트리 커버리)시간이 길게 필요해진다.
거기에서 제11도를 사용해서 데이타 선 구동 회로의 다른 실시예를 설명한다.
이 실시예에서는 데이타 선 구동회로(20E)는 데이타선(21) 및 데이타선(22)과의 사이에는, P채널 MOS트랜지스터(61a), (62a), (63a)로 구성되는 풀업회로 및 이퀼라이즈 회로와 N채널 MOS트랜지스터(61b), (62b), (63b)로 구성되는 풀업회로 및 이퀼라이즈 회로가 접속된다.
즉, P채널 MOS트랜지스터(56)의 소스가 전원단자 P에 접속되어, MOS트랜지스터(56)의 게이트 및 드레인이 공통 접속되어, 이 접속점이 P채널 MOS트랜지스터(61a) 및 (62a)의 소스로 접속된다. MOS트랜지스터(61a) 및 (62a)의 게이트가 공통 접속되어, 이 접속점에서 단자(28a)가 도출됨과 동시에, 이 접속점이 데이타선(21) 및 데이타선(22) 사이에 설치된 이퀼라이즈용의 MOS트랜지스터(63a)의 게이트에 접속된다. MOS트랜지스터(61a) 및 (62a)의 드레인이 데이타선(21) 및 데이타선(22)에 각각 접속된다.
N채널 MOS트랜지스터(61b) 및 (62b)의 드레인이 전원단자 P에 접속된다. 트랜지스터(61b) 및 (62b)의 서로의 게이트가 공통 접속되어, 이 접속점에서 단자(28b)가 도출됨과 동시에, 이 접속점이 데이타선(21) 및 데이타선(22)사이에 설치된 이퀼라이즈용의 N채널 MOS트랜지스터(63b)의 게이트에 접속된다. MOS트랜지스터(61b) 및 (62b)의 소스가 데이타선(21) 및 데이타선(22)에 접속된다.
또한, 데이타선(21)이 전원단자 P와 접지간에 설치된 MOS트랜지스터(64a)와 MOS트랜지스터(64b)의 직렬 접속의 접속점에 접속된다. 데이타선(22)이 전원단자 P와 접지간에 설치된 MOS트랜지스터(65a)와 MOS트랜지스터(65b)의 직렬 접속의 접속점에 접속된다.
MOS트랜지스터(64a)의 게이트와 MOS트랜지스터(65b)의 게이트가 공통 접속되어, 이 접속점이 NOR게이트(66b)의 출력단자에 접속된다. MOS트랜지스터(64b)의 게이트와 MOS트랜지스터(65a)의 게이트가 공통 접속되어 이 접속점이 NOR게이트(66a)의 출력단자에 접속된다. NOR게이트(66a) 및 NOR게이트(66b)의 한쪽의 입력단자가 단자(29)에 접속된다. NOR게이트(66b)의 다른쪽의 입력단자와 NOR게이트(66a)의 다른쪽의 입력단자와 NOR게이트(66a)의 다른쪽의 입력단자가 인버터(27)를 거쳐서 접속된다.
NOR게이트(66b)의 다른쪽의 입력단자와 인버터(27)와의 접속점이 데이타 입력단자 D에 접속된다.
기록시에는, 단자(29) 및 단자(28a)에 공급되는 라이트 인에이블 신호
Figure kpo00020
가 로우레벨로 된다. 이에 의해, 데이타 입력단자 D에 공급되는 데이타 MOS트랜지스터(17) 및 MOS트랜지스터(18), 비트선(13) 및 비트선(14)을 각각 거쳐서 메모리셀(11)에 공급되고, 메모리셀(11)에 데이타가 기록된다.
곧 단자(29)에 공급되는 라이트 인에이블신호
Figure kpo00021
가 로우레벨로 되면, NOR게이트(66a) 및 NOR게이트(66b)가 열려, 데이타 입력단자 D에 공급되는 입력 데이타가 NOR게이트(66a) 및 NOR게이트(66b)를 거쳐서 끌어내어진다. NOR게이트(66a)에는 인버터(27)를 거쳐서 반전된 데이타가 공급되어, NOR게이트(66b)에는 입력단자 D로부터의 데이타가 공급되어 있으므로, NOR게이트(66a)에서 정전의 데이타가 출력되어, NOR게이트(66b)에서 반전된 데이타가 출력된다. NOR게이트(66a)의 출력 이하의 레벨시에는 MOS트랜지스터(64b) 및 MOS트랜지스터(65a)가 온이 되고, NOR(66b)의 출력이 하이레벨시에는, MOS트랜지스터(64a) 및 MOS트랜지스터(65b)가 온된다. 따라서, 입력 데이타가 하이레벨시에는, MOS트랜지스터(65a) 와 MOS트랜지스터(64b)의 접속점이 로우레벨이 되어, MOS트랜지스터(64a) 와 MOS트랜지스터(64b)의 접속점이 하이레벨로 된다. 입력 데이타가 로우 레벨시에는, MOS트랜지스터(65a) 와 MOS트랜지스터(64b)의 접속점이 하이레벨로 되어, MOS트랜지스터(64a) 와 MOS트랜지스터(64b)의 접속점이 로우레벨로 된다.
판독시에는, 칩 인에이블 신호 CE가 로우레벨에서, 라이트 인에이블 신호
Figure kpo00022
가 하이 레벨로 되면, 단자(28a)에 로우레벨이 공급되어, 단자(28b)에 하이레벨이 공급됨과 동시에, 단자(29)에 하이레벨이 공급되고, 기록 상태에서 판독상태로 이행한다.
기록 상태에서의 데이타선(21) 및 데이타선(22)의 전압 V21및 V22은 전기한 것과 같이, 전원전압 VDD을 5V, 임계전압 Vth을 0.7V, 기판효과를 △Vth을 0.7V 기판효과를 △Vth을 1.1V로 하면, 각각 약 0.3V 및 약 3.2V이다. 따라서, 단자(28b)에 하이레벨이 공급되면, 먼저 MOS트랜지스터(61b), (62b) 및 이퀼라이즈용의 MOS트랜지스터(63b)가 온 상태로 된다. MOS트랜지스터(61b) 및 (62b)는, N채널 MOS트랜지스터이므로, MOS트랜지스터(61b) 및 (62b)가 온되므로서, 데이타선(21) 및 데이타선(22)의 전압 V21및 V22은 3.2V까지 인상된다. 또한, 이퀼라이즈용 MOS트랜지스터(63b)가 온되므로, 비트선(21) 과 비트선(22)의 전압차가 좁혀진다.
또한, 이퀼라이즈용의 MOS트랜지스터(63b)는, 하이레벨이 한쪽의 데이타선(21) 또는 데이타선(22)의 인하가 지나치게 크면, 비트선(13) 및 비트선(14)에 영향이 나와 버려, 오동작을 일으킬 가능성이 있다. 이때문에, MOS트랜지스터(63b)의 크기는 최적으로 설정할 필요가 있다.
데이타선(21) 및 데이타선(22)의 전압 V21및 V22이 3.2V까지 인상되면, MOS트랜지스터(61b), (62b) 및 MOS트랜지스터(63b)는 오프상태로 된다.
이때, 단자(28a)에 로우레벨이 공급되어 있으므로, MOS트랜지스터(61a), (62a) 및 MOS트랜지스터(63a)는 온상태이다. 데이타선(21) 및 데이타선(22)의 전압 V21및 V22이 3.2V까지 인상된후는, 이 P채널 MOS트랜지스터(61a) 및 (62a)에 의해, 데이타선(21) 및 데이타선(22)의 전압 V21및 V22이 각각 4V 및 3.7V까지 인상된다.
또한, 이퀼라이즈용 MOS트랜지스터(63a), 데이타선(21) 및 데이타선(22)의 진폭을 제한하기 위해서 설치되어져 있다. 이퀼라이즈용 MOS트랜지스터(63a)가 설치되므로서, 데이타의 반전시간이 단축화된다.
이와같이, 데이타선(21) 및 데이타선(22)은, 기록 상태에서 판독상태로 이행할때에, N채널 MOS트랜지스터(61b) 및 (62b)로 이루어지는 풀업회로와, P채널 MOS트랜지스터(61a) 및 (62a)로 되는 풀업회로에 의해 인상된다. 곧, 제12도에 있어서, 기록 상태에서 판독상태로 이행할때, 시각 t1내지 t2간, MOS트랜지스터(61b) 및 (62b)로 되는 풀업회로와 MOS트랜지스터(61a) 및 (62a)로 되는 풀업회로에 의해, 데이타선(21) 및 데이타선(22)이 인상된다. 또한 이퀼라이즈용 MOS트랜지스터(63b)에 의해, 하이레벨의 데이타가 전달되는 한쪽의 데이타선(21) 및 데이타선(22)이 인하된다. 데이타선(21) 및 데이타선(22)의 전압 V21및 V22이 3.2V에 달하는 시각 t2내지 t3에서는, N 채널 MOS트랜지스터(61b), (62b) 및 MOS트랜지스터(63b)가 오프한다. 그래서, MOS트랜지스터(61a), (62a)에 의해 데이타선(21) 및 데이타선(22)의 전압 V21및 V22이 인상되어, 시각 t3에서 판독상태로 이행할 수 있다.
본 발명에 의하면, 기록상태에서, 판독상태로 이행할때, 데이타선의 전압이 P 채널 MOS트랜지스터에 의해 구동되는 제1의 풀업회로와 N 채널 MOS트랜지스터에 의해 구성되는 제2의 풀업회로에 의해 인상된다. N 채널 MOS트랜지스터에 의해 구성되는 제2의풀업회로는, 데이타선의 전압이 소정의 값까지 인상되면, 오프상태로 된다. 이것에 의해, 기록상태에서 판독상태로 이행할때, 데이타선의 전압이 순시에 인상되어, 기록 동작에서 판독 동작으로의 이행시간이 단축된다.
이와같은 메모리 회로에서는 제11도에 도시한 것과 같이 판독 데이타를 MOS트랜지스터(71) 및 (72)로 되는 프리센스 앰프(70)에 공급하고, 이 프리센스 앰프(70)의 출력을 주센스 앰프(30)에 공급하여 출력 데이타를 끌어내는 구성으로 되어 있는 일이 있는, 이 프리센스 앰프의 부하회로로서, 종래의 MOS트랜지스터로 이루어지는 커런트 밀러회로가 사용되고 있는 일이 있다. 즉 비트선(3) 및 비트선(4)에 의해, 프리센스 앰프를 구성하는 MOS트랜지스터(71) 및 MOS트랜지스터(72)의 게이트가 각각 접속된다. MOS트랜지스터(71) 및 MOS트랜지스터(72)로서는 N 채널의 것이 사용된다. MOS트랜지스터(71) 및 MOS트랜지스터(72)의 서로의 소스가 공통 접속되어, 이 접속점이 정전류원으로서 동작하는 MOS트랜지스터(73)의 드레인에 접속되고, MOS트랜지스터(71) 및 MOS트랜지스터(72)에 의해 차동 앰프가 구성된다. MOS트랜지스터(73)는, 직류전원(74)에 의해 구동된다. MOS트랜지스터(73)의 소스가 스위칭 MOS트랜지스터(75)를 거쳐서 접지된다. MOS트랜지스터(75)의 게이트가 컬럼신호 입력단자(19)에 접속된다.
MOS트랜지스터(71) 및 MOS트랜지스터(72)의 다레인이 판독용의 데이타선(21) 및 데이타선(22)에 각각 접속된다. 데이타선(21) 및 데이타선(22)에는 1쌍의 예컨대 P 채널의 부하 MOS트랜지스터가 접속되어 있으며, 그 소스가 전원단자 P에 접속되어 있다. 그들 1쌍의 MOS트랜지스터의 게이트가 서로 공통 접속되어, 이 접속점이 한쪽의 MOS트랜지스터의 드레인에 접속되고, 커런트 밀러 회로가 구성되어, 프리센스 앰프를 구성하는 MOS트랜지스터(71), (72)에 대한 커런트 밀러 부하회로로서 동작한다.
즉, MOS트랜지스터(72)에 게이트에 하이레벨이 공급되며, MOS트랜지스터(71)의 게이트에 로우레벨이 공급되면, MOS트랜지스터(72)가 온하여 MOS트랜지스터(71)가 오프한다. 이때 커런트 밀러를 구성하는 MOS트랜지스터와 같은 전류가 흐른다. 그 한쪽의 MOS트랜지스터를 흐르는 전류는, MOS트랜지스터(71)가 오프되어 있으므로 데이타선(21)의 부유용량이 유입되어, 이것에 의해, 데이타선(21)의 전압이 상승되어간다.
MOS트랜지스터(71)의 게이트에 하이레벨이 공급되고, MOS트랜지스터(72)의 게이트에 로우레벨이 공급되면, MOS트랜지스터(71)가 온되어, MOS트랜지스터(72)가 오프한다. 이 때문에, 커런트 밀러를 구성하는 다른쪽의 MOS트랜지스터에 흐르는 전류가 감소하고, 커런트 밀러를 구성하는 한쪽의 MOS트랜지스터에 흐르는 전류가 감소한다. 데이타선(21)의 용량에 축적되어 있던 전하는 MOS트랜지스터(71)을 거쳐서 방전되고, 데이타선(21)의 전압이 하강되어 간다.
이 때문에, 프리센스 앰프의 출력전압의 진폭이 커져, 판독 데이타를 반전시키는 시간이 길어지는 문제가 있었다.
즉, 데이타선(21) 및 (22)에는 부유용량이 있으며, 프리센스 앰프(70)의 출력은, 전술하는 바와같이, 이 용량을 충방전하여 끌어내어진다. 따라서, 프리센스 앰프의 출력전압은, 이 용량의 충방전시간에 따라서 상승 또는 하강하고, 큰 진폭으로 된다. 이 진폭은, 커런트 밀러 구성의 부하 MOS트랜지스터의 사이즈를 크게 하고, 그 저항 YDS을 적당히 적게 하여도 비트선(13), (14)에서의 진폭(1.0VP-P) 해당 혹은 그 이상으로 된다.
프리센스 앰프의 진폭을 억제하기 위해서, 프리센스 앰프의 MOS트랜지스터(71) 및 (72)의 콘덕턴스 gm를 적게해 버리면, 전류 게인이 상승하지 않게 되어, 데이타선(21) 및 (22)의 부유용량에 대해서 충분한 충방전 전류를 통하지 않게 된다. 이 때문에, 프리센스 앰프의 출력의 진폭은, 적어지나, 반전시간은 결코 빨라지지 않는다.
로우방향(행방향)의 메모리셀(1)을 액셀하는 경우에는, 어드레스의 천이를 검출하여 내부 펄스를 발생시켜, 이 펄스로부터 비트선(13), (14)을 평형화하여, 고속 동작을 가능하게 하는 이퀼라이즈 회로가 설치되는 일이 많다. 그러나, 컬럼측에는, 컬럼방향(열방향)의 액세스가 로우방향에 액세스가 이루어지고, 비트선에 출력된 데이타를 선택하는 것이므로, 로우방향의 액세스 시간에 의해 본질적으로 액세스 시간이 빠르고, 이 퀄라이즈 회로를 설치하는 일은 칩 면적의 증대나 소비전력의 증대로 연결되므로, 이퀼라이즈 회로가 설치되어 있지 않다.
거기에서 본 발명에 있어서는, 데이타선(21) 및 데이타선(22)에는, 다이오드 접속의 MOS트랜지스터(76) 및 (77)의 각각의 게이트 및 드레인이 접속된다. MOS트랜지스터(76) 및 (77)로서는, P 채널의 것이 사용된다. MOS트랜지스터(76) 및 MOS트랜지스터(77)의 소스가 전원단자 P에 접속된다. 단자(19)에 공급되는 컬럼신호가 하이레벨로 되면, MOS트랜지스터(75)가 온되어, MOS트랜지스터(71) 및 MOS트랜지스터(72)로 되는 프리센스 앰프(70)가 동작한다. 이에 따라, 1개의 메모리셀(1)이 지정되고, 이 메모리셀(1)에 축적되어 있던 데이타가 비트선(13) 및 비트선(14)을 거쳐서 출력되어, 이 데이타가 MOS트랜지스터(71) 및 MOS트랜지스터(72)의 게이트에 공급된다. 다이오드 접속된 MOS트랜지스터(76) 및 (77)는 프리센스 앰프(70)를 구비하는 MOS트랜지스터(71) 및 (72)에 대한 부하로서 동작한다.
이제, 비트선(13)이 로우레벨, 비트선(14)이 하이레벨에서 MOS트랜지스터(72)의 게이트에 하이레벨이 공급되고, MOS트랜지스터(71)의 게이트에 로우레벨이 공급되고 있었다고 하면, MOS트랜지스터(72)가 온되고, MOS트랜지스터(71)가 오프한다. 이로 인하여 다이오드 접속된 MOS트랜지스터(70)를 통하는 전류에 의해 데이타선(21)의 용량에 전류가 흐르고, 데이타선(21)의 전압이 상승하여 간다.
다이오드는 제12도에 도시하는 것과 같이 비직선성 소자이다. 이로 인하여 이때의 데이타선(21)의 전압은 전원전압 VDD을 예컨대 5V라하면, 예컨대 4.2V로 제한된다.
비트선(13) 및 (14)의 데이타가 반전되고, MOS트랜지스터(72)의 게이트에 로우레벨이 공급되고, MOS트랜지스터(71)의 게이트에 하이레벨이 공급되면, MOS트랜지스터(71)가 온되어, MOS트랜지스터(72)가 오프한다. 이 때문에, 데이타선(21)의 용량에 비축되어 있던 전하가 방전되고, 데이타선(21)의 전압이 하강하여 간다.
이 일실시예에서는 이와같이, 프리센스 앰프(70) 부하로서 다이오드 접속된 MOS트랜지스터(76) 및 (77)가 사용되고 있다. 이 때문에, 프리센스 앰프(70)의 진폭이 전류 게인을 억제하는 일이 없이 제한되고, 제13b도에서 실선으로 도시하는 것과 같이, 프리센스 앰프(70)의 출력이 하이레벨이 예컨대 4.2V 로우레벨이 예컨대 3.8V로 제한된다.
제13도에서 명백한 바와같이, 이와같이 프리센스 앰프(70)의 진폭이 제한되므로서, 반전시간이 단축되고, 고속 동작이 가능해진다. 곧, 제13a도에서 도시하는 비트선의 출력 파형에 대해서, 제13b도에 있어서 파선으로 도시하는 것이 진폭 제한을 하지 않는 경우의 프리센스 앰프(70)의 출력파형을 도시하고, 제13b도에 있어서 실선으로 도시하는 것이 본 발명이 적용되고, 진폭 제한을 한 경우의 프리센스 앰프(70)의 출력파형을 도시한다. 진폭 제한을 하지 않는 경우에는, 비트선의 데이타의 천이시간 T1및 T2에 대해서, 프리센스 앰프(70)의 출력 데이타는, 시각 T21및 T22에서 반전된다. 진폭 제한을 한 경우에는, 비트선의 데이타의 천이시각 T1및 T2에 대해서 프리센스 앰프(70)의 출력 데이타는, 시각 T11및 T12에서 반전한다. 진폭 제한을 한 경우의 반전에 요하는 시간(T1내지 T11, T2내지 T12)은, 진폭 제한을 하지 않는 경우의 반전에 요하는 시간(T1내지 T21, T2내지 T22)보다도 단축된다. 이에 의해 고속 동작이 가능해진다.
본 발명에 의하면, 프리센스 앰프의 출력의 진폭이 전류 이득을 억제하는 일이 없이 제한된다. 이때문에, 프리센스 앰프의 출력의 반전에 요하는 시간이 단축되고, 고속 판독 동작이 가능해진다.
상술하는 종래의 메모리 회로에서는, 예컨대 64킬로바이트의 구성으로 한 경우, 데이타선(21) 및 데이타선(22)에 32개의 컬럼열 선택의 스위칭 MOS트랜지스터(17) 및 (18)가 접속되게 된다. 이와같이, MOS트랜지스터(17) 및 (18)가 데이타선(21) 및 데이타선(22)에 접속되기 때문에, 큰 접합용량이 생긴다. 또한, 데이타선(21) 및 데이타선(22)에는, 알루미늄 배선용량이 생긴다. 따라서, 데이타선(21) 및 데이타선(22)에는 큰 기생용량이 생기게 된다.
이와같이, 데이타선(21) 및 데이타선(22)에 큰 기생용량이 생겨나 있으면, 판독 동작시에는, 이 큰 기생용량을 구동하지 않으면 아니되고, 고속 동작을 할 수가 없다는 문제가 생긴다.
거기에서, 데이타선(21) 및 데이타선(22)의 기생을 감소하기 위해서, 판독시의 기록시로 공통의 데이타선(21) 및 데이타선(22)을 사용하는 구성의 메모리 회로를 2개의 블럭으로 분할하여, 데이타선(21) 및 데이타선(22)을 분할하여 데이타선(21) 및 데이타선(22)의 거리를 1/2로 하는 것이 고려된다. 그러나, 이와같은 구성으로 하면, 컬럼 열 선택용의 N 채널 MOS트랜지스터와, 데이타선 분할회로의 스위칭용 MOS트랜지스터가 직렬로 접속되게 되어, 스위칭용 MOS트랜지스터의 구동능력이 충분하지 않게 된다.
제16도에 도시하는 것과 같이, 본 발명의 일실시예는, 블럭 B1과 블럭 B2와의 2개의 블럭으로 구성되어 있다. 각 블럭 B1및 블럭 B2에는, 각각 복수의 메모리셀이 2차원 배열된다. 예컨대, 64킬로바이트의 메모리 회로를 구성하는 경우에는, 32킬로바이트분의 메모리셀이 블럭 B1과 블럭 B2의 각각에 배열된다.
블럭 B1과 블럭 B2는, 동일한 구성으로 되어 있다. 블럭 B1로부터의 데이타선(21A) 및 데이타선(22A)가 스위칭 MOS트랜지스터(81a) 및 MOS트랜지스터(82a)를 각각 거쳐서 센스압(30)의 반전 입력단자 및 비반전 입력단자에 접속된다.
블럭 B2로부터의 데이타선(21B) 및 데이타선(22B)가 스위칭 MOS트랜지스터(81b) 및 MOS트랜지스터(82b)를 각각 거쳐서 센스 앰프(30)의 반전 입력단자 및 비반전 입력단자에 접속된다. 또한, 블럭 B2에서 기록용의 데이타선(21') 및 데이타선(22')이 도출된다. 데이타선(21') 및 데이타선(22')의 일단은, 스위칭 MOS트랜지스터(25) 및 MOS트랜지스터(26)를 거쳐서 인버터(27')의 출력단자 및 인버터(27')와 인버터(27')의 접속점에 접속된다. 인버터(27')의 입력단자에는, 데이타 입력단자 D가 접속된다. 트랜지스터(25) 및 MOS트랜지스터(26)의 게이트에는, 단자(29)가 접속된다.
입력시에는, 단자(29)에는, 공급되는 라이트 인에이블 신호에 의해, MOS트랜지스터(25) 및 MOS트랜지스터(26)가 온된다. 이것에 의해, 단자 D에 공급되는 데이타가 데이타선(21') 및 데이타선(22')을 거쳐서 전달된다.
X 디코더에 의해 로우 어드레스가 지정되면, 블럭 B 및 블럭 B2에 있어서 대응하는 행의 메모리셀(11)의 게이트용 MOS트랜지스터가 온된다. Y 디코더(도시하지 않음)로부터의 컬럼신호에 의해 블럭 B 및 블럭 B2에 있어서 대응하는 열의 컬럼열 선택신호 입력단자(19)에 하이레벨이 공급되면, 대응하는 열의 스위칭 MOS트랜지스터(17) 및 MOS트랜지스터(18)가 온된다. 이것에 의해, 1개의 메모리셀(11)이 지정되고, 이 메모리셀(11)에 기록용의 데이타선(21') 및 데이타선(22')을 거쳐서 데이타가 기록된다.
판독시에는, 단자(29)에 공급되는 라이트 인에이블 신호에 의해, MOS트랜지스터(25) 및 MOS트랜지스터(26)가 오프된다. X 디코더에 의해 로우 어드레스가 지정되면, 블럭 B1및 블럭 B2에 있어서 대응하는 행의 메모리셀(11)의 게이트용 MOS트랜지스터가 온된다. Y 디코더가(도시하지 않음)로 부터의 컬럼열 선택신호에 의해, 블럭 B1및 블럭 B2에 있어서 대응하는 열의 컬럼열 선택신호 입력단자(19)에 하이레벨이 공급되면, 대응하는 열의 스위칭 MOS트랜지스터(75)가 온된다. 또한, 컬럼 어드레스 신호의 1비트 예컨대 최상위 컬럼 어드레스 신호가 단자(83)에 공급되어, 이 최상위 컬럼 어드레스 신호에 의해, 스위칭 MOS트랜지스터(81a) 및 MOS트랜지스터(82a)와 스위칭 MOS트랜지스터(81b) 및 MOS트랜지스터(82b)의 온/오프가 제어된다.
컬럼 열 선택신호에 의해 MOS트랜지스터(75)가 온되면, MOS트랜지스터(72) 및 MOS트랜지스터(71)로 되는 프리센스 앰프가 동작한다. 이것에 의해, 블럭 B1및 블럭 B2에 있어서 1개의 메모리셀(11)이 지정된다. 지정된 메모리셀(11)에 비축되어 있던 데이타가 이 프리센스 앰프를 구성하는 MOS트랜지스터(71) 및 (72)의 게이트에 공급되어, 데이타선(21a) 및 데이타선(22a), 또는, 데이타선(21b) 및 데이타선(22b)에서 출력된다.
단자(83)에 공급되는 최상위 컬럼 어드레스 신호에 의해, MOS트랜지스터(81a) 및 MOS트랜지스터(82a), 또는 MOS트랜지스터(81b) 및 MOS트랜지스터(82b)의 한쪽이 온된다. 이것에 의해, 블럭 B1에서 도출된 판독용의 데이타선(21a) 및 데이타선(21a)을 거친 출력과, 블럭 B2에서 도출된 판독용의 데이타선(21b) 및 데이타선(22b)을 거친 출력이 선택적으로 프리센스 앰프(30)에 공급된다.
프리센스 앰프(30)와 출력이 인버터(4)에 공급되어, 인버터(4)의 출력이 출력단자에 공급된다. 이 출력단자에서 출력 데이타가 끌어내어진다.
상술하는 바와같이, 이 일실시예는, 블럭 B1과 블럭 B2으로 분할하여 구성되고, 판독용의 데이타선의 데이타(21a) 및 데이타(22a), 데이타선(21b) 및 데이타선(22b)으로 분할되어 있다. 그래서, 데이타선(21a) 및 데이타선(22a)의 출력과 데이타선(21b) 및 데이타선(22b)의 출력을 MOS트랜지스터(81a), (82a) 및 MOS트랜지스터(81b), (82b)로 구성되는 데이타선 분포회로(80)로 선택하므로서, 희망하는 판독 출력을 얻는 구성으로 되어 있다. 따라서, 데이타선의 길이를 1/2로 할 수가 있다.
또한, 데이타선(21a) 및 데이타선(22a) 또는 데이타선(21b) 및 데이타선(22b)을 구동하는 부하회로로서는, 다이오드 접속된 P 채널 MOS트랜지스터(76) 및 MOS트랜지스터(77)가 사용된다. 이로 인하여 데이타선(21a) 및 데이타선(22a) 또는 데이타선(21b) 및 데이타선(22b)의 전압은 약 4V로 된다. 또한, 데이타선 분할회로의 스위칭 MOS트랜지스터(81a), (82a) 및 MOS트랜지스터(81b) 및 (82b)로서는, P 채널의 것이 사용되고 있다. 따라서, 스위칭 MOS트랜지스터(81a) 및 (82a), MOS트랜지스터(81b) 및 (82b)의 구동능력을 충분하게 얻을 수가 있다.
본 발명에 의하면, 최소한 2개의 블럭으로 분할하여 구성되고, 데이타선이 2개로 분할된다. 이로 인하여, 데이타선의 기생용량이 감소된다. 또한, 본 발명에 의하면, 판독용의 데이타선과 기록용의 데이타선이 각각 별도로 설치되어, 프리센서 앰프에 의해 판독 데이타가 끌어내어지는 구성으로 되어 있다. 이 때문에, 프리센스 앰프에 의해, 비트선과 데이타선의 용량이 분리되고, 데이타선의 기생용량이 감소된다. 이와같이, 데이타선의 기생용량이 감소되므로, 고속 동작이 가능해진다.
또한 본 발명에 의하면, 다이오드 접속의 P 채널 MOS트랜지스터에서 데이타선이 구동되고, 데이타선 분할회로의 스위칭 MOS트랜지스터로서 P 채널의 것이 사용되고 있다. 이로 인하여, 데이타선 분할회로의 스위칭 MOS트랜지스터의 구동 능력이 충분히 있으며, 데이타선을 분할하므로서 지연을 일으키는 일은 없다.

Claims (1)

  1. 메모리 회로가 데이타 입력 터미널과, 데이타 출력 터미널과, 기준 전압원과, 매트릭스의 각각의 컬럼이 상기 컬럼 각각에 있는 상기 다수의 메모리셀에 연결된 비트선과 반전된 비트선의 쌍을 구비하는 매트릭스 형식으로 배열된 다수의 메모리셀을 갖고 있는 메모리 매트릭스와, 상기 비트선과 반전된 비트선의 쌍 각각에 연결된 데이타선과 반전된 데이타선의 쌍 상기 기준 전압원과 상기 한쌍의 데이타선 및 반전된 데이타선 사이에 연결된 활성로드, 상기 한쌍의 데이타선 및 반전된 데이타선과 상기 데이타 입력 터미널 사이에 연결된 스위칭 수단, 상기 활성로드 수단의 제어 터미널에 연결된 반전 기록 인에이블 신호 입력 터미널 및 상기 스위칭 수단의 제어 터미널에 연결된 기록 인에이블 신호 입력 터미널을 구비하는 데이타 라인 구동 회로와, 한쌍의 입력 트랜지스터중 하나의 출력 터미널이 데이타 출력 터미널에 연결되며 상기 쌍의 데이타선과 반전된 데이타 라인에 차동 구성으로 연결되는 상기 한쌍의 입력 트랜지스터 및 다수의 정전류원중 하나는 반전 기록 인에이블 신호에 의해 오프상태로 되도록 제어되는 스위칭 수단을 포함하며, 상기 쌍의 입력 트랜지스터의 접합에 병렬로 연결된 다수의 정전류원을 구비하는 차동 증폭기를 포함하는 감지 증폭기 회로로 구성된 것을 특징으로 하는 메모리 회로.
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