JPH0682808B2 - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
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- JPH0682808B2 JPH0682808B2 JP1065575A JP6557589A JPH0682808B2 JP H0682808 B2 JPH0682808 B2 JP H0682808B2 JP 1065575 A JP1065575 A JP 1065575A JP 6557589 A JP6557589 A JP 6557589A JP H0682808 B2 JPH0682808 B2 JP H0682808B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は短チャネル長のMOSトラジスタを含み、外部
電源電圧を降圧して内部電源電圧として用いるようにし
たMOS型半導体集積回路装置に関する。
電源電圧を降圧して内部電源電圧として用いるようにし
たMOS型半導体集積回路装置に関する。
（従来の技術） MOS型半導体集積回路装置（MOS−IC）において、MOSト
ランジスタが微細化され、ゲート酸化膜が薄膜化される
のに伴い、ゲート酸化膜に加わる電界強度は膜厚に反比
例して強くなる傾向にある。そして、ゲート酸化膜に電
界強度を越えた電界が加えられると、絶縁破壊を起こす
ことが知られている。従って、微細化されたMOSトラン
ジスタを含むMOS−ICでは、外部から印加される電源電
圧をそのまま内部回路に印加するのではなく、電圧降下
回路を用いて外部電源電圧を降圧し、これを内部回路に
電源電圧として供給するような手法がとられている。例
えば＋5Vの外部電源電圧は＋5V以下、例えば＋3.3Vに降
圧され、メモリ回路等からなる内部回路に電源電圧とし
て供給される。このため、内部回路に外部から直接＋3.
3Vの電源電圧を供給したときと同等になり、電源電圧が
低下したことより内部回路の信頼性を向上させることが
できる。
ランジスタが微細化され、ゲート酸化膜が薄膜化される
のに伴い、ゲート酸化膜に加わる電界強度は膜厚に反比
例して強くなる傾向にある。そして、ゲート酸化膜に電
界強度を越えた電界が加えられると、絶縁破壊を起こす
ことが知られている。従って、微細化されたMOSトラン
ジスタを含むMOS−ICでは、外部から印加される電源電
圧をそのまま内部回路に印加するのではなく、電圧降下
回路を用いて外部電源電圧を降圧し、これを内部回路に
電源電圧として供給するような手法がとられている。例
えば＋5Vの外部電源電圧は＋5V以下、例えば＋3.3Vに降
圧され、メモリ回路等からなる内部回路に電源電圧とし
て供給される。このため、内部回路に外部から直接＋3.
3Vの電源電圧を供給したときと同等になり、電源電圧が
低下したことより内部回路の信頼性を向上させることが
できる。
ところで、MOSトランジスタを含む回路の動作速度は、
一般に電源電圧が低下するのに伴って遅くなることが知
られている。例えば、典型的なスタティックRAMにおい
て、＋5Vの電源電圧を印加したときのアクセス時間が48
nsecであるのに対し、＋3.3Vの電源電圧を印加したとき
はアクセス時間が73nsecに増加する。すなわち、電源電
圧が約34％低下するとアクセス時間は約52％増加する。
このアクセス時間の増加は、主にトランジスタの電流駆
動能力の低下に起因している。例えば、CMOS回路につい
て考えると、スイッチング時のMOSトラジスタの動作領
域は主に飽和領域であるから、MOSトラジスタのドレイ
ン，ソース間に流れるドレイン電流IDは次の式で表わさ
れる。
一般に電源電圧が低下するのに伴って遅くなることが知
られている。例えば、典型的なスタティックRAMにおい
て、＋5Vの電源電圧を印加したときのアクセス時間が48
nsecであるのに対し、＋3.3Vの電源電圧を印加したとき
はアクセス時間が73nsecに増加する。すなわち、電源電
圧が約34％低下するとアクセス時間は約52％増加する。
このアクセス時間の増加は、主にトランジスタの電流駆
動能力の低下に起因している。例えば、CMOS回路につい
て考えると、スイッチング時のMOSトラジスタの動作領
域は主に飽和領域であるから、MOSトラジスタのドレイ
ン，ソース間に流れるドレイン電流IDは次の式で表わさ
れる。
ID＝Ｋ・(VG-Vth)2 …１ ただしＫは定数、VGはゲート，ソース間電圧、Vthはト
ランジスタの閾値電圧である。いま、Vthが1.0Vのと
き、VGが5Vから3.3Vに低下すると、ドレイン電流IDは元
の約44％に減少する。このようにMOS−ICに対して、よ
り低い電源電圧を供給することは内部回路の動作速度を
悪化させる原因となる。しかし、微細化された製造技術
で作られるMOSトラジスタは、チャネル長が短縮化さ
れ、ゲート酸化膜の膜厚も薄膜化されるため、同一電圧
条件下での電流駆動能力は向上する。従って、微細化さ
れたMOSトラジスタを含むMOS−ICを電源電圧を低下させ
て動作させるときに、動作速度が遅くなるかどうかは一
概には論じられないところである。
ランジスタの閾値電圧である。いま、Vthが1.0Vのと
き、VGが5Vから3.3Vに低下すると、ドレイン電流IDは元
の約44％に減少する。このようにMOS−ICに対して、よ
り低い電源電圧を供給することは内部回路の動作速度を
悪化させる原因となる。しかし、微細化された製造技術
で作られるMOSトラジスタは、チャネル長が短縮化さ
れ、ゲート酸化膜の膜厚も薄膜化されるため、同一電圧
条件下での電流駆動能力は向上する。従って、微細化さ
れたMOSトラジスタを含むMOS−ICを電源電圧を低下させ
て動作させるときに、動作速度が遅くなるかどうかは一
概には論じられないところである。
（発明が解決しようとする課題） この発明は上記のような事情を考慮してなされたもので
あり、その目的は、外部電源電圧を降圧して内部電源電
圧を形成し、この内部電源電圧を内部回路に供給するよ
うにしたMOS型半導体集積回路装置における動作速度の
向上を図ることにある。
あり、その目的は、外部電源電圧を降圧して内部電源電
圧を形成し、この内部電源電圧を内部回路に供給するよ
うにしたMOS型半導体集積回路装置における動作速度の
向上を図ることにある。
［発明の構成］ （課題を解決するための手段とその作用） この発明のMOS型半導体集積回路装置は、基準電圧より
も所定値だけ高い電圧がソースに印加された状態で動作
するＮチャネルMOSトランジスタのゲートに、降圧され
た内部電源電圧よりも高い電圧を印加するように構成し
たことを特徴とする。
も所定値だけ高い電圧がソースに印加された状態で動作
するＮチャネルMOSトランジスタのゲートに、降圧され
た内部電源電圧よりも高い電圧を印加するように構成し
たことを特徴とする。
さらにこの発明のMOS型半導体集積回路装置は、基準電
圧よりも所定値だけ高い電圧がソースに印加された状態
で動作し、他のトランジスタと縦続接続されたＮチャネ
ルのMOSトランジスタを含む単位回路の電源電圧とし
て、降圧された内部電源電圧よりも高い電圧を印加する
ように構成したことを特徴とする。
圧よりも所定値だけ高い電圧がソースに印加された状態
で動作し、他のトランジスタと縦続接続されたＮチャネ
ルのMOSトランジスタを含む単位回路の電源電圧とし
て、降圧された内部電源電圧よりも高い電圧を印加する
ように構成したことを特徴とする。
これにより、上記ＮチャネルMOSトランジスタのオン抵
抗の値を低下させることができる。
抗の値を低下させることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。第１図は、この発明をMOS型スタティックRAM−ICに
実施した場合の一部の構成を示す回路図である。図にお
いて、VDDは例えば5Vの外部電源電圧であり、VDCはこの
ICに内蔵された図示しない電圧降下回路により上記外部
電源電圧VDDを降圧することによって形成された、例え
ば3.3Vの内部電源電圧である。上記内部電源電圧VDCの
印加点と一対の各ビット線11,12との間にはビット線負
荷用のＮチャネルMOSトランジスタ13,14が挿入されてい
る。そして、上記両トランジスタ13,14の各ゲートには
上記内部電源電圧VDCが常時供給されている。
る。第１図は、この発明をMOS型スタティックRAM−ICに
実施した場合の一部の構成を示す回路図である。図にお
いて、VDDは例えば5Vの外部電源電圧であり、VDCはこの
ICに内蔵された図示しない電圧降下回路により上記外部
電源電圧VDDを降圧することによって形成された、例え
ば3.3Vの内部電源電圧である。上記内部電源電圧VDCの
印加点と一対の各ビット線11,12との間にはビット線負
荷用のＮチャネルMOSトランジスタ13,14が挿入されてい
る。そして、上記両トランジスタ13,14の各ゲートには
上記内部電源電圧VDCが常時供給されている。
上記一対のビット線11,12間には、アレイ状に配置され
た複数個のメモリセル15の一部が並列に接続されてい
る。これら各メモリセル15は、高抵抗16,17それぞれを
負荷素子、ＮチャネルMOSトランジスタ18,19それぞれを
駆動素子とする２個のインバータからなるフリップフロ
ップ回路20と、このフリップフロップ回路20と一対のビ
ット線11,12との間に接続されたＮチャネルMOSトランジ
スタからなるトランスファゲート21,22とから構成され
ている。そして、上記高抵抗16,17の各一端は3.3Vの内
部電源電圧VDCの印加点に接続されており、上記トラン
スファゲート21,22の各ゲートは共通のワード線23に接
続されている。
た複数個のメモリセル15の一部が並列に接続されてい
る。これら各メモリセル15は、高抵抗16,17それぞれを
負荷素子、ＮチャネルMOSトランジスタ18,19それぞれを
駆動素子とする２個のインバータからなるフリップフロ
ップ回路20と、このフリップフロップ回路20と一対のビ
ット線11,12との間に接続されたＮチャネルMOSトランジ
スタからなるトランスファゲート21,22とから構成され
ている。そして、上記高抵抗16,17の各一端は3.3Vの内
部電源電圧VDCの印加点に接続されており、上記トラン
スファゲート21,22の各ゲートは共通のワード線23に接
続されている。
上記一対のビット線11,12には、カラム選択用のＮチャ
ネルMOSトランジスタ24,25の各ソースが接続されてい
る。また、上記トランジスタ24,25の各ドレインは一対
のバス線26,27に接続されている。また、上記一対のバ
ス線26,27はプリセンスアンプ28に接続されている。さ
らにこのプリセンスアンプ28は一対のセンス線29,30を
介してメインセンスアンプ31に接続されている。そし
て、一対のビット線11,12間に接続された各メモリセル2
0からのデータの読み出し、もしくは各メモリセル20に
対するデータの書き込みは、上記プリセンスアンプ28及
びメインセンスアンプ31を介して行われる。
ネルMOSトランジスタ24,25の各ソースが接続されてい
る。また、上記トランジスタ24,25の各ドレインは一対
のバス線26,27に接続されている。また、上記一対のバ
ス線26,27はプリセンスアンプ28に接続されている。さ
らにこのプリセンスアンプ28は一対のセンス線29,30を
介してメインセンスアンプ31に接続されている。そし
て、一対のビット線11,12間に接続された各メモリセル2
0からのデータの読み出し、もしくは各メモリセル20に
対するデータの書き込みは、上記プリセンスアンプ28及
びメインセンスアンプ31を介して行われる。
上記カラム選択用のＮチャネルMOSトランジスタ24,25の
各ゲートは共通のカラム選択線32に接続されている。こ
のカラム選択線32は、カラムアドレスが入力されるカラ
ム選択回路33の出力によって選択的に駆動される。
各ゲートは共通のカラム選択線32に接続されている。こ
のカラム選択線32は、カラムアドレスが入力されるカラ
ム選択回路33の出力によって選択的に駆動される。
ここで、上記カラム選択回路33には電源電圧として、降
圧される前の5Vの外部電源電圧VDDが供給されている。
従って、カラムアドレス入力に応じて出力されるカラム
選択回路33の出力信号の“H"レベル電圧はVDDの5Vにな
る。
圧される前の5Vの外部電源電圧VDDが供給されている。
従って、カラムアドレス入力に応じて出力されるカラム
選択回路33の出力信号の“H"レベル電圧はVDDの5Vにな
る。
次に上記のような構成でなる回路における、データ読み
出し時の動作を第２図のタイミングチャートを用いて説
明する。図示のように、カラムアドレスを含むアドレス
入力が変化することにより、この後、図示しないロウ選
択回路の出力によってワード線23が選択される。このと
き、アドレス入力及びワード線23の信号の論理振幅はそ
れぞれ、接地電圧である0Vと内部電源電源VDCの3.3Vと
の間である。
出し時の動作を第２図のタイミングチャートを用いて説
明する。図示のように、カラムアドレスを含むアドレス
入力が変化することにより、この後、図示しないロウ選
択回路の出力によってワード線23が選択される。このと
き、アドレス入力及びワード線23の信号の論理振幅はそ
れぞれ、接地電圧である0Vと内部電源電源VDCの3.3Vと
の間である。
一方、Ｎチャネルのトランジスタ13,14それぞれの閾値
電圧が0.5Vであると仮定すると、ワード線23が選択され
る前の状態のときの一対のビット線11,12の一方の電圧
は3.3Vよりも0.5Vだけ低い2,8Vになる。これに対し、一
対のビット線11,12の他方は予めメモリセル20を介して
アースに放電されているため、その電圧は2.8Vよりも例
えば0.6Vだけ低い2.2Vになっている。この状態でワード
線23が選択され、以前とは反対のデータを記憶している
メモリセルが選択されるとすると、一対のビット線11,1
2の電圧は図示するように以前とは反対になる。すなわ
ち、いままで2,8Vであった方は2.2Vに低下し、いままで
2.2Vであった方は2.8Vに上昇する。次にこの状態でカラ
ム選択線32が駆動され、一対のトランジスタ24,25がオ
ンすると、一対のバス線26,27にビット線11,12の電位が
伝達される。この後、プリンセスアンプ28によって一対
のバス線26,27の電圧が0Vから3.3Vの論理振幅に拡大さ
れ、さらにメインセンスアンプ31から読み出しデータと
して出力される。
電圧が0.5Vであると仮定すると、ワード線23が選択され
る前の状態のときの一対のビット線11,12の一方の電圧
は3.3Vよりも0.5Vだけ低い2,8Vになる。これに対し、一
対のビット線11,12の他方は予めメモリセル20を介して
アースに放電されているため、その電圧は2.8Vよりも例
えば0.6Vだけ低い2.2Vになっている。この状態でワード
線23が選択され、以前とは反対のデータを記憶している
メモリセルが選択されるとすると、一対のビット線11,1
2の電圧は図示するように以前とは反対になる。すなわ
ち、いままで2,8Vであった方は2.2Vに低下し、いままで
2.2Vであった方は2.8Vに上昇する。次にこの状態でカラ
ム選択線32が駆動され、一対のトランジスタ24,25がオ
ンすると、一対のバス線26,27にビット線11,12の電位が
伝達される。この後、プリンセスアンプ28によって一対
のバス線26,27の電圧が0Vから3.3Vの論理振幅に拡大さ
れ、さらにメインセンスアンプ31から読み出しデータと
して出力される。
ここで、カラム選択回路33には電源電圧として5Vの外部
電源電圧VDDが供給されている。このため、カラム選択
回路33からカラム選択線32に出力される選択信号の論理
振幅も0Vから5Vの範囲となる。このため、カラム選択用
のトランジスタ24,25のオン抵抗は、カラム選択回路33
に電源電圧として3.3Vの内部電源電圧VDCを供給した場
合と比べて小さくなり、ビット線11,12の電圧をバス線2
6,27に高速に伝達することができる。すなわち、ビット
線11,12の電圧が変化した後から次にバス線26,27の電圧
が変化するまでの時間Δｔが従来よりも短くなり、高速
にデータの読み出しを行なうことができる。また、デー
タの書き込みの場合にも、バス線26,27の電圧をビット
線11,12に高速に伝達することができ、書き込み時の動
作速度の向上を図ることができる。
電源電圧VDDが供給されている。このため、カラム選択
回路33からカラム選択線32に出力される選択信号の論理
振幅も0Vから5Vの範囲となる。このため、カラム選択用
のトランジスタ24,25のオン抵抗は、カラム選択回路33
に電源電圧として3.3Vの内部電源電圧VDCを供給した場
合と比べて小さくなり、ビット線11,12の電圧をバス線2
6,27に高速に伝達することができる。すなわち、ビット
線11,12の電圧が変化した後から次にバス線26,27の電圧
が変化するまでの時間Δｔが従来よりも短くなり、高速
にデータの読み出しを行なうことができる。また、デー
タの書き込みの場合にも、バス線26,27の電圧をビット
線11,12に高速に伝達することができ、書き込み時の動
作速度の向上を図ることができる。
ところで、上記実施例ではトランジスタ24,25のゲート
に5Vの外部電源電圧VDDを印加するようにしているが、
信頼性の点でも問題は生じない。以下にその理由を説明
する。
に5Vの外部電源電圧VDDを印加するようにしているが、
信頼性の点でも問題は生じない。以下にその理由を説明
する。
第３図は上記カラム選択線32の電圧VGと、上記トランジ
スタ24,25の各ゲート酸化膜に加わる電圧VGSとの関係を
示す特性図である。前記のように各ビット線11,12の最
低電圧は2.2Vである。ここで、この2.2Vのバックゲート
バイアスが印加された状態におけるトランジスタ24,25
の閾値電圧VTHが1.0Vであると仮定すると、VGがVS＋VTH
（VSはトランジスタ24,25のソース電圧）の範囲、すな
わち3.2V未満の領域では両トランジスタ24,25はオフす
る。上記両トランジスタ24,25のゲート酸化膜の基板側
電極に相当するものは基板そのものであり、この基板電
圧は通常、0Vにされている。このため、VGが3.2V未満の
範囲では両トランジスタ24,25の各ゲート酸化膜に加わ
る電圧VGSは3.2V未満となる。
スタ24,25の各ゲート酸化膜に加わる電圧VGSとの関係を
示す特性図である。前記のように各ビット線11,12の最
低電圧は2.2Vである。ここで、この2.2Vのバックゲート
バイアスが印加された状態におけるトランジスタ24,25
の閾値電圧VTHが1.0Vであると仮定すると、VGがVS＋VTH
（VSはトランジスタ24,25のソース電圧）の範囲、すな
わち3.2V未満の領域では両トランジスタ24,25はオフす
る。上記両トランジスタ24,25のゲート酸化膜の基板側
電極に相当するものは基板そのものであり、この基板電
圧は通常、0Vにされている。このため、VGが3.2V未満の
範囲では両トランジスタ24,25の各ゲート酸化膜に加わ
る電圧VGSは3.2V未満となる。
VGが3.2V（ビット線の最低電圧2.2V＋トランジスタの閾
値電圧1.0V）を越えるとトランジスタ24,25がオン状態
となり、両トランジスタのチャネル領域下に反転層が形
成される。このとき、この反転層が両トランジスタ24,2
5の各ゲート酸化膜の基板側電極に相当し、その電圧は
2.2Vになっているので、VGが3.2VのときにVGSは1.0Vに
低下する。そして、その後、VGが3.2Vから上昇するのに
伴い、VGSは1.0Vから上昇する。そしてトランジスタ24,
25がオンしている、VG≧3.2Vの領域では、VGSは次の式
で与えられるような値となる。
値電圧1.0V）を越えるとトランジスタ24,25がオン状態
となり、両トランジスタのチャネル領域下に反転層が形
成される。このとき、この反転層が両トランジスタ24,2
5の各ゲート酸化膜の基板側電極に相当し、その電圧は
2.2Vになっているので、VGが3.2VのときにVGSは1.0Vに
低下する。そして、その後、VGが3.2Vから上昇するのに
伴い、VGSは1.0Vから上昇する。そしてトランジスタ24,
25がオンしている、VG≧3.2Vの領域では、VGSは次の式
で与えられるような値となる。
VGS＝VG−3.2V …２ 従って、トランジスタ24,25の各ゲートに5Vの外部電源
電圧VDDを印加しても、これらのトランジスタのゲート
酸化膜に加わる電圧ストレスは従来と替わらず、各ゲー
トに3.3Vの内部電源電圧VDSを印加したときと同等の信
頼性を得ることができる。
電圧VDDを印加しても、これらのトランジスタのゲート
酸化膜に加わる電圧ストレスは従来と替わらず、各ゲー
トに3.3Vの内部電源電圧VDSを印加したときと同等の信
頼性を得ることができる。
なお、上記実施例では、トランジスタ24,25の各ゲート
に内部電源電圧VDCよりも高い電圧として外部電源電圧V
DDを印加する場合について説明したが、これは内部電源
電圧VDCと外部電源電圧VDDとの中間の電圧を印加するよ
うにしても、動作の高速化を達成することができる。
に内部電源電圧VDCよりも高い電圧として外部電源電圧V
DDを印加する場合について説明したが、これは内部電源
電圧VDCと外部電源電圧VDDとの中間の電圧を印加するよ
うにしても、動作の高速化を達成することができる。
次にこの発明の他の実施例を説明する。第４図は、この
発明をMOS型スタティックRAM−ICに実施した場合のセン
ス増幅回路の構成を示す回路図である。図中、ソースが
共通接続された２個のＮチャネルMOSトランジスタ41,42
は差動対を構成しており、各ゲートには相補な信号電圧
IN,▲▼が供給される。上記両トランジスタ41,42の
各ドレインと、降圧されない外部電源電圧VDDの印加点
との間には２個の負荷用のＰチャネルMOSトランジスタ4
3,44の各ソース，ドレイン間が挿入されている。そし
て、上記両トランジスタ43,44のゲートは共通に接続さ
れ、かつこの共通ゲートはトランジスタ42と45の直列接
続ノード45に接続されており、両トランジスタ43,44は
カレントミラー型の負荷回路を構成している。そして、
センス出力OUTはトランジスタ41と43の直列接続ノード4
6に得られる。
発明をMOS型スタティックRAM−ICに実施した場合のセン
ス増幅回路の構成を示す回路図である。図中、ソースが
共通接続された２個のＮチャネルMOSトランジスタ41,42
は差動対を構成しており、各ゲートには相補な信号電圧
IN,▲▼が供給される。上記両トランジスタ41,42の
各ドレインと、降圧されない外部電源電圧VDDの印加点
との間には２個の負荷用のＰチャネルMOSトランジスタ4
3,44の各ソース，ドレイン間が挿入されている。そし
て、上記両トランジスタ43,44のゲートは共通に接続さ
れ、かつこの共通ゲートはトランジスタ42と45の直列接
続ノード45に接続されており、両トランジスタ43,44は
カレントミラー型の負荷回路を構成している。そして、
センス出力OUTはトランジスタ41と43の直列接続ノード4
6に得られる。
また、上記両トランジスタ41,42の共通ソースノードＳ
とアース電圧との間には、ゲートに所定のバイアス電圧
Vbが印加されたＮチャネルMOSトランジスタ47のソー
ス，ドレイン間が挿入されている。なお、上記センス増
幅回路を除く図示しない他の回路には、電源電圧として
上記外部電源電圧VDDを図示しない降圧回路で降下した
内部電源電圧が供給されている。
とアース電圧との間には、ゲートに所定のバイアス電圧
Vbが印加されたＮチャネルMOSトランジスタ47のソー
ス，ドレイン間が挿入されている。なお、上記センス増
幅回路を除く図示しない他の回路には、電源電圧として
上記外部電源電圧VDDを図示しない降圧回路で降下した
内部電源電圧が供給されている。
このような構成でなるセンス増幅回路において、トラン
ジスタ41,42の各ゲート酸化膜に加わる電圧ストレスは
比較的小さい。
ジスタ41,42の各ゲート酸化膜に加わる電圧ストレスは
比較的小さい。
その理由として、電源電圧VDDとアース電圧との間には
２個のＮチャネルMOSトランジスタが直列に接続されて
おり、かつ入力IN,▲▼の信号電圧は5Vの電源電圧
と0Vのアース電圧との間の中間電圧であり、Ｐチャネル
MOSトランジスタを含めた３個のトランジスタでVDDとア
ースとの間の電圧が分割されるからである。
２個のＮチャネルMOSトランジスタが直列に接続されて
おり、かつ入力IN,▲▼の信号電圧は5Vの電源電圧
と0Vのアース電圧との間の中間電圧であり、Ｐチャネル
MOSトランジスタを含めた３個のトランジスタでVDDとア
ースとの間の電圧が分割されるからである。
第５図は上記実施例回路において、相補な信号電圧IN,
▲▼が変化したときの各部の信号波形図である。図
示するように、上記トランジスタ41,42の各ゲート酸化
膜に加わる電圧VGSは高々1.2V〜1.8V程度になり、5Vの
外部電源電圧VDDを供給しているにもかかわらず、各ゲ
ート酸化膜の電圧ストレスを軽減することができる。し
かも、動作電源は降圧された内部電源電圧よりも高い外
部電源電圧VDDを用いるため、センスアンプ速度の高速
化を図ることができる。しかも、トランジスタ41,42の
ドレイン，ソース間電圧VDSは第５図に示すように最大
で3.4Vであり、ドレインに加わるストレスも許容範囲に
押さえることができる。
▲▼が変化したときの各部の信号波形図である。図
示するように、上記トランジスタ41,42の各ゲート酸化
膜に加わる電圧VGSは高々1.2V〜1.8V程度になり、5Vの
外部電源電圧VDDを供給しているにもかかわらず、各ゲ
ート酸化膜の電圧ストレスを軽減することができる。し
かも、動作電源は降圧された内部電源電圧よりも高い外
部電源電圧VDDを用いるため、センスアンプ速度の高速
化を図ることができる。しかも、トランジスタ41,42の
ドレイン，ソース間電圧VDSは第５図に示すように最大
で3.4Vであり、ドレインに加わるストレスも許容範囲に
押さえることができる。
また、上記センス増幅回路のように、多くの電流を消費
するような回路部分に、降圧された内部電源電圧ではな
く外部電源電圧を供給すれば、内部電源電圧を形成する
降圧回路における電流能力の負担が軽減され、降圧回路
の占有面積の縮小化が可能になる。
するような回路部分に、降圧された内部電源電圧ではな
く外部電源電圧を供給すれば、内部電源電圧を形成する
降圧回路における電流能力の負担が軽減され、降圧回路
の占有面積の縮小化が可能になる。
［発明の効果］ 以上説明したようにこの発明によれば、外部電源電圧を
降圧して内部電源電圧を形成し、この内部電源電圧を内
部回路に供給するようにしたMOS型半導体集積回路装置
における動作速度の向上を図ることができる。
降圧して内部電源電圧を形成し、この内部電源電圧を内
部回路に供給するようにしたMOS型半導体集積回路装置
における動作速度の向上を図ることができる。
第１図はこの発明の一実施例回路の構成を示す回路図、
第２図は上記実施例回路のタイミングチャート、第３図
は上記実施例回路の特性図、第４図はこの発明の他の実
施例回路の構成を示す回路図、第５図は上記実施例回路
の信号波形図である。 11,12…ビット線、13,14…ビット線負荷用のＮチャネル
MOSトランジスタ、15…メモリセル、23…ワード線、24,
25…カラム選択用のＮチャネルMOSトランジスタ、26,27
…バス線、28…プリセンスアンプ、29,30…センス線、3
1…メインセンスアンプ、32…カラム選択線、33…カラ
ム選択回路、41,42,47…ＮチャネルMOSトランジスタ、4
3,44…ＰチャネルMOSトランジスタ。
第２図は上記実施例回路のタイミングチャート、第３図
は上記実施例回路の特性図、第４図はこの発明の他の実
施例回路の構成を示す回路図、第５図は上記実施例回路
の信号波形図である。 11,12…ビット線、13,14…ビット線負荷用のＮチャネル
MOSトランジスタ、15…メモリセル、23…ワード線、24,
25…カラム選択用のＮチャネルMOSトランジスタ、26,27
…バス線、28…プリセンスアンプ、29,30…センス線、3
1…メインセンスアンプ、32…カラム選択線、33…カラ
ム選択回路、41,42,47…ＮチャネルMOSトランジスタ、4
3,44…ＰチャネルMOSトランジスタ。
Claims (6)
- 【請求項１】外部電源電圧を集積回路装置内部で降圧し
内部電源電圧として用いるようにしたMOS型半導体集積
回路装置において、 基準電圧よりも所定値だけ高い電圧がソースに印加され
た状態で動作するＮチャネルMOSトランジスタのゲート
に、上記内部電源電圧よりも高い電圧を印加するように
構成したことを特徴とするMOS型半導体集積回路装置。 - 【請求項２】前記ＮチャネルのMOSトランジスタのゲー
トに印加する電圧として前記外部電源電圧を用いるよう
にした請求項１記載のMOS型半導体装置。 - 【請求項３】外部電源電圧を集積回路装置内部で降圧し
内部電源電圧として用いるようにしたMOS型半導体集積
回路装置において、 基準電圧よりも所定値だけ高い電圧がソースに印加され
た状態で動作し、他のトランジスタと縦続接続されたＮ
チャネルのMOSトランジスタを含む単位回路の電源電圧
として上記内部電源電圧よりも高い電圧を印加するよう
に構成したことを特徴とするMOS型半導体集積回路装
置。 - 【請求項４】前記単位回路の電源電圧として前記外部電
源電圧を用いるようにした請求項３記載のMOS型半導体
集積回路装置。 - 【請求項５】アレイ状に構成されたメモリセル群と、 上記メモリセル群内のメモリセルを駆動するワード線
と、 上記メモリセルとの間でデータ転送を行なう一対のビッ
ト線と、 上記ビット線と共通データ線との間に接続され、カラム
選択信号によって制御されるカラム選択用のスイッチと
を具備したMOS型スタティックRAMにおいて、 外部印加電圧を内部的に降圧して内部降圧電圧を形成す
る電圧変換回路を有し、少なくともデータの読み出し動
作時には常時上記カラム選択用のスイッチ素子のソース
に基準電圧よりも高い電圧が印加され、上記カラム選択
用のスイッチ素子のゲートに上記内部降圧電圧よりも高
い電圧をカラム選択信号として印加するように構成した
ことを特徴とするMOS型半導体集積回路装置。 - 【請求項６】前記カラム選択信号として前記外部印加電
圧を用いるようにした請求項５記載のMOS型半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065575A JPH0682808B2 (ja) | 1989-03-17 | 1989-03-17 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065575A JPH0682808B2 (ja) | 1989-03-17 | 1989-03-17 | Ｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244756A JPH02244756A (ja) | 1990-09-28 |
| JPH0682808B2 true JPH0682808B2 (ja) | 1994-10-19 |
Family
ID=13290944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065575A Expired - Fee Related JPH0682808B2 (ja) | 1989-03-17 | 1989-03-17 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682808B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2980797B2 (ja) * | 1993-12-03 | 1999-11-22 | シャープ株式会社 | Ｍｏｓ型スタティックメモリ装置 |
| JP3874234B2 (ja) | 2000-04-06 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1989
- 1989-03-17 JP JP1065575A patent/JPH0682808B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244756A (ja) | 1990-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |