JPH08148580A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08148580A JPH08148580A JP7114896A JP11489695A JPH08148580A JP H08148580 A JPH08148580 A JP H08148580A JP 7114896 A JP7114896 A JP 7114896A JP 11489695 A JP11489695 A JP 11489695A JP H08148580 A JPH08148580 A JP H08148580A
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Abstract
(57)【要約】
【目的】 極低電源電圧での動作を可能にする半導体集
積回路装置を得る。 【構成】 半導体基板上の異なる最低動作電源電圧で動
作するＭＯＳトランジスタ回路において，最低動作電源
電圧が低い方で動作するＭＯＳトランジスタのしきい値
電圧を下げさらにこのトランジスタのチャネル長をのば
した構成とした。さらに、センスアンプ回路は一対の入
力端子を有する差動増幅回路とプリチャージ回路及びロ
ード回路により構成した。
積回路装置を得る。 【構成】 半導体基板上の異なる最低動作電源電圧で動
作するＭＯＳトランジスタ回路において，最低動作電源
電圧が低い方で動作するＭＯＳトランジスタのしきい値
電圧を下げさらにこのトランジスタのチャネル長をのば
した構成とした。さらに、センスアンプ回路は一対の入
力端子を有する差動増幅回路とプリチャージ回路及びロ
ード回路により構成した。
Description
【０００１】
【産業上の利用分野】この発明は低電源電圧域とりわけ
乾電池一本の終止電圧０．９Ｖという極低電源電圧での
動作を要求される半導体集積回路装置に関する。
乾電池一本の終止電圧０．９Ｖという極低電源電圧での
動作を要求される半導体集積回路装置に関する。
【０００２】
【従来の技術】従来，複数ＭＯＳトランジスタで構成さ
れるＭＯＳ回路は，一入力ゲートでいえば図９に示すよ
うなＣＭＯＳインバータ回路が知られていた。（図１０
は従来の回路の平面パターン図である。） ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２
はそれぞれの動作時，電源電圧Ｖｃｃ分の充分なゲート
バイアスＶＧが与えられて良好なスイッチング動作，オ
ン電流が得られるようにしていた。そのためには各ＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈは大幅に高すぎな
い値（絶対値で約０．９Ｖ以下）が設定され，また電源
電圧ＶｃｃはこのＶｔｈより充分高い値（たとえば１．
８Ｖ）に設定する必要があった。
れるＭＯＳ回路は，一入力ゲートでいえば図９に示すよ
うなＣＭＯＳインバータ回路が知られていた。（図１０
は従来の回路の平面パターン図である。） ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２
はそれぞれの動作時，電源電圧Ｖｃｃ分の充分なゲート
バイアスＶＧが与えられて良好なスイッチング動作，オ
ン電流が得られるようにしていた。そのためには各ＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈは大幅に高すぎな
い値（絶対値で約０．９Ｖ以下）が設定され，また電源
電圧ＶｃｃはこのＶｔｈより充分高い値（たとえば１．
８Ｖ）に設定する必要があった。
【０００３】一方，半導体チップのスタンバイ電流に大
きく影響を与えるＭＯＳトランジスタのオフリーク電流
発生を抑えるためにＶｔｈは大幅に低すぎない値（約
０．７Ｖ以上）が設定されていた。半導体集積回路装置
は、メモリ素子のＯＮ状態とＯＦＦ状態を判別してデー
タ０とデータ１を出力する。前記メモリ素子のＯＮ状態
とＯＦＦ状態をデータ０とデータ１に変換する回路がセ
ンスアンプ回路である。
きく影響を与えるＭＯＳトランジスタのオフリーク電流
発生を抑えるためにＶｔｈは大幅に低すぎない値（約
０．７Ｖ以上）が設定されていた。半導体集積回路装置
は、メモリ素子のＯＮ状態とＯＦＦ状態を判別してデー
タ０とデータ１を出力する。前記メモリ素子のＯＮ状態
とＯＦＦ状態をデータ０とデータ１に変換する回路がセ
ンスアンプ回路である。
【０００４】最近、半導体集積回路装置の低電圧化が求
められており、特に、携帯機器市場においては、電池１
本（０．９〜１．５Ｖ）での動作が要求されている。そ
のため、センスアンプ回路も低電圧で動作する必要がで
ていた。図１７は従来のセンスアンプ回路図である。
められており、特に、携帯機器市場においては、電池１
本（０．９〜１．５Ｖ）での動作が要求されている。そ
のため、センスアンプ回路も低電圧で動作する必要がで
ていた。図１７は従来のセンスアンプ回路図である。
【０００５】バッファ回路１０６の入力には、プリチャ
ージ回路１０１とロード回路１０２が接続される構成と
なっている。次に、回路の動作概要を説明する。メモリ
素子１０９がＯＦＦ状態の場合、ロード回路１０２には
電流が流れないので、プリチャージ回路１０１によりバ
ッファ回路１０６の入力の電位はＶｃｃレベルまで持ち
上がる。よって、センスアンプ回路出力２０７はデータ
０となる。
ージ回路１０１とロード回路１０２が接続される構成と
なっている。次に、回路の動作概要を説明する。メモリ
素子１０９がＯＦＦ状態の場合、ロード回路１０２には
電流が流れないので、プリチャージ回路１０１によりバ
ッファ回路１０６の入力の電位はＶｃｃレベルまで持ち
上がる。よって、センスアンプ回路出力２０７はデータ
０となる。
【０００６】メモリ素子１０９がＯＮ状態の場合、ロー
ド回路１０２に電流が流れるので、バッファ回路１０６
の入力の電位はＧＮＤ側に引き下げられる。よって、セ
ンスアンプ回路出力２０７はデータ１となる。図１８に
回路動作時の各信号の電位を示す。
ド回路１０２に電流が流れるので、バッファ回路１０６
の入力の電位はＧＮＤ側に引き下げられる。よって、セ
ンスアンプ回路出力２０７はデータ１となる。図１８に
回路動作時の各信号の電位を示す。
【０００７】センスアンプ回路のイネーブル信号２０１
（２０２は２０１の反転信号）をＶｃｃレベルにする
と、センスアンプ回路はイネーブル状態となる。同時
に、カラムデコード信号２０３とロウデコード信号２０
４及び書き込み反転信号２０６をそれぞれＶｃｃレベル
にすることにより、メモリ素子１０９がセレクト状態に
なる。この時、メモリ素子１０９のコントロール信号２
０５は、電位Ｖｃｇとする（Ｖｃｇは、ＶｃｃとＧＮＤ
の間の電位）。メモリ素子１０９がＯＦＦ状態の時に
は、センスアンプ出力２０７はデータ０となり、メモリ
素子１０９がＯＮ状態の時には、センスアンプ出力２０
７はデータ１となる。
（２０２は２０１の反転信号）をＶｃｃレベルにする
と、センスアンプ回路はイネーブル状態となる。同時
に、カラムデコード信号２０３とロウデコード信号２０
４及び書き込み反転信号２０６をそれぞれＶｃｃレベル
にすることにより、メモリ素子１０９がセレクト状態に
なる。この時、メモリ素子１０９のコントロール信号２
０５は、電位Ｖｃｇとする（Ｖｃｇは、ＶｃｃとＧＮＤ
の間の電位）。メモリ素子１０９がＯＦＦ状態の時に
は、センスアンプ出力２０７はデータ０となり、メモリ
素子１０９がＯＮ状態の時には、センスアンプ出力２０
７はデータ１となる。
【０００８】
【発明が解決しようとする課題】しかし従来技術のＭＯ
Ｓ回路はＶｃｃがＶｔｈより充分大きな値（たとえば
１．８Ｖ以上）ではゲートバイアスも充分与えられて，
良好な動作が可能だが，Ｖｃｃが下がって極低電源電圧
域（０．９Ｖ近傍）になるとＭＯＳトランジスタのＶｔ
ｈがほぼＶｃｃの値と同じくらいになってくるのでゲー
トバイアスが弱くなり充分なスイッチング動作，オン電
流が得られなくなって，出力遅延の増大，出力ドライバ
ビリテイの低下という問題につながった。
Ｓ回路はＶｃｃがＶｔｈより充分大きな値（たとえば
１．８Ｖ以上）ではゲートバイアスも充分与えられて，
良好な動作が可能だが，Ｖｃｃが下がって極低電源電圧
域（０．９Ｖ近傍）になるとＭＯＳトランジスタのＶｔ
ｈがほぼＶｃｃの値と同じくらいになってくるのでゲー
トバイアスが弱くなり充分なスイッチング動作，オン電
流が得られなくなって，出力遅延の増大，出力ドライバ
ビリテイの低下という問題につながった。
【０００９】とりわけ，温度変動等によってＶｔｈが上
昇して０．９Ｖ以上になった場合，Ｖｃｃが０．９Ｖの
時は全くＭＯＳトランジスタはオンしなくなり機能をは
たさなくなる。また、従来のセンスアンプ回路は、Ｖｃ
ｃが３Ｖ以下の場合、メモリ素子１０９の電流駆動能力
の低下により、メモリ素子１０９がＯＮ状態の場合でも
バッファ回路１０６の入力の電位が入力反転電圧まで下
がらなくなっていた。そのため、Ｖｃｃが３Ｖ以下での
データの読み出しはできなかった。
昇して０．９Ｖ以上になった場合，Ｖｃｃが０．９Ｖの
時は全くＭＯＳトランジスタはオンしなくなり機能をは
たさなくなる。また、従来のセンスアンプ回路は、Ｖｃ
ｃが３Ｖ以下の場合、メモリ素子１０９の電流駆動能力
の低下により、メモリ素子１０９がＯＮ状態の場合でも
バッファ回路１０６の入力の電位が入力反転電圧まで下
がらなくなっていた。そのため、Ｖｃｃが３Ｖ以下での
データの読み出しはできなかった。
【００１０】このように従来技術は，極低電源電圧域で
は利用できないという課題があった。この発明は，従来
のこのような課題を解決するために極低電源電圧（０．
９Ｖ）でも充分動作し，なおかつ従来どおりの低スタン
バイ電流等の特性を維持させる回路を作成することを目
的とする。
は利用できないという課題があった。この発明は，従来
のこのような課題を解決するために極低電源電圧（０．
９Ｖ）でも充分動作し，なおかつ従来どおりの低スタン
バイ電流等の特性を維持させる回路を作成することを目
的とする。
【００１１】
【課題を解決するための手段】第１の手段として選択的
に，必要とされる各ＭＯＳトランジスタのＶｔｈを従来
より下げた値に設定した。これは温度変動等によってＶ
ｔｈの値が上昇しても決して極低電源電圧（０．９Ｖ）
にまでには届かないような値に設定する。
に，必要とされる各ＭＯＳトランジスタのＶｔｈを従来
より下げた値に設定した。これは温度変動等によってＶ
ｔｈの値が上昇しても決して極低電源電圧（０．９Ｖ）
にまでには届かないような値に設定する。
【００１２】第２の手段としてＰ型ＭＯＳトランジスタ
及びＮ型ＭＯＳトランジスタのそれぞれにおいて，しき
い値電圧の低いほうのＭＯＳトランジスタのチャネル長
を，しきい値電圧の高いほうのＭＯＳトランジスタのチ
ャネル長よりも長くした。第３の手段としてスタンバイ
電流に影響を与えるオフリーク電流が発生する経路のし
きい値電圧の低いほうのＭＯＳトランジスタのチャネル
長のみを大きくした。
及びＮ型ＭＯＳトランジスタのそれぞれにおいて，しき
い値電圧の低いほうのＭＯＳトランジスタのチャネル長
を，しきい値電圧の高いほうのＭＯＳトランジスタのチ
ャネル長よりも長くした。第３の手段としてスタンバイ
電流に影響を与えるオフリーク電流が発生する経路のし
きい値電圧の低いほうのＭＯＳトランジスタのチャネル
長のみを大きくした。
【００１３】第４の手段として半導体集積回路が，第１
の電源電圧範囲で動作する回路部分と，最低動作電圧が
第１の電源電圧範囲よりも高い第２の電源電圧範囲で動
作する回路部分を有する構成とした。第５の手段として
センスアンプ回路は一対の入力端子を有する差動増幅回
路と、該一対の入力端子の一方に接続される第１のプリ
チャージ回路及び第１のロード回路と、一対の入力端子
の他方に接続される第２のプリチャージ回路及び第２の
ロード回路からなる構成とした。
の電源電圧範囲で動作する回路部分と，最低動作電圧が
第１の電源電圧範囲よりも高い第２の電源電圧範囲で動
作する回路部分を有する構成とした。第５の手段として
センスアンプ回路は一対の入力端子を有する差動増幅回
路と、該一対の入力端子の一方に接続される第１のプリ
チャージ回路及び第１のロード回路と、一対の入力端子
の他方に接続される第２のプリチャージ回路及び第２の
ロード回路からなる構成とした。
【００１４】第６の手段としてセンスアンプ回路の第１
及び第２のプリチャージ回路をＮ型ＭＯＳトランジスタ
で構成した。第７の手段としてセンスアンプ回路の第１
及び第２のプリチャージ回路をＰ型ＭＯＳトランジスタ
で構成した。
及び第２のプリチャージ回路をＮ型ＭＯＳトランジスタ
で構成した。第７の手段としてセンスアンプ回路の第１
及び第２のプリチャージ回路をＰ型ＭＯＳトランジスタ
で構成した。
【００１５】第８の手段としてセンスアンプ回路の差動
増幅回路をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタで構成した。
増幅回路をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタで構成した。
【００１６】
【作用】第１の手段によりＶｔｈを下げられたＭＯＳト
ランジスタは電源電圧がたとえ０．９ＶでもＶｔｈが低
いため，ゲートバイアスは充分与えられ，正常なスイッ
チング動作，オン電流が得られる。
ランジスタは電源電圧がたとえ０．９ＶでもＶｔｈが低
いため，ゲートバイアスは充分与えられ，正常なスイッ
チング動作，オン電流が得られる。
【００１７】第２の手段によりＶｔｈを下げた場合でも
必要部分のＬ長をのばしたことによって，ＭＯＳトラン
ジスタのオフリークを大幅に抑えることができる。第３
の手段により必要部のみのＬ長を大きくしただけなので
面積増大を最小限に抑えることができる。
必要部分のＬ長をのばしたことによって，ＭＯＳトラン
ジスタのオフリークを大幅に抑えることができる。第３
の手段により必要部のみのＬ長を大きくしただけなので
面積増大を最小限に抑えることができる。
【００１８】第４の手段によりＶｔｈを従来の設定のま
まにしておきたい回路のＶｔｈを下げる必要がなく，消
費電流等の低減につながる。第５から第８の手段により
従来の電圧を検出する方法から、わずかな電流の差を検
出する精度の高い電流比較の方法になるので、低電圧で
のメモリ装置のデータの読み出しが可能なセンスアンプ
回路を実現できる。
まにしておきたい回路のＶｔｈを下げる必要がなく，消
費電流等の低減につながる。第５から第８の手段により
従来の電圧を検出する方法から、わずかな電流の差を検
出する精度の高い電流比較の方法になるので、低電圧で
のメモリ装置のデータの読み出しが可能なセンスアンプ
回路を実現できる。
【００１９】
【実施例】以下に，本発明の実施例を図面に基づいて説
明する。図１は，本発明の実施例をＣＭＯＳインバータ
回路を例として示してある。図２はその回路の平面パタ
ーン図である。本回路は半導体基板上に存在する全回路
のうちの一部であり，他回路は，本回路と同等技術の回
路と，従来技術の回路とが存在する。
明する。図１は，本発明の実施例をＣＭＯＳインバータ
回路を例として示してある。図２はその回路の平面パタ
ーン図である。本回路は半導体基板上に存在する全回路
のうちの一部であり，他回路は，本回路と同等技術の回
路と，従来技術の回路とが存在する。
【００２０】図１，２において，電源間にはＰＭＯＳト
ランジスタ１とＮＭＯＳトランジスタ２が直列に接続さ
れてＣＭＯＳインバータが形成されている。またポリシ
リコンゲート３のチャネル長（Ｌ長）は従来サイズ（例
えば２μｍ）よりのばしてある（例えば３μｍまでのば
す）。このＰＭＯＳトランジスタとＮＭＯＳトランジス
タのそれぞれのしきい値電圧Ｖｔｈは従来の値より下げ
られており（例えばＶｔｐ＝−０．６Ｖ，Ｖｔｎ＝０．
５５Ｖ），Ｖｃｃが０．９Ｖの場合でも充分各トランジ
スタにゲートバイアスが伝わるようになっている。すな
わち，入力がフルスイング（０Ｖ〜Ｖｃｃ）して入力に
０Ｖ電位が与えられたときは，ＰＭＯＳトランジスタに
はＶｔｈ（絶対値で０．６Ｖ）より大きいＶｃｃ分の電
圧（０．９Ｖ）のゲートバイアスが与えられるのでＰＭ
ＯＳトランジスタはしっかりオンする（ＮＭＯＳはオフ
する）。一方入力にＶｃｃ電位が与えられたときはＰＭ
ＯＳはオフしＮＭＯＳがオンすることになる。
ランジスタ１とＮＭＯＳトランジスタ２が直列に接続さ
れてＣＭＯＳインバータが形成されている。またポリシ
リコンゲート３のチャネル長（Ｌ長）は従来サイズ（例
えば２μｍ）よりのばしてある（例えば３μｍまでのば
す）。このＰＭＯＳトランジスタとＮＭＯＳトランジス
タのそれぞれのしきい値電圧Ｖｔｈは従来の値より下げ
られており（例えばＶｔｐ＝−０．６Ｖ，Ｖｔｎ＝０．
５５Ｖ），Ｖｃｃが０．９Ｖの場合でも充分各トランジ
スタにゲートバイアスが伝わるようになっている。すな
わち，入力がフルスイング（０Ｖ〜Ｖｃｃ）して入力に
０Ｖ電位が与えられたときは，ＰＭＯＳトランジスタに
はＶｔｈ（絶対値で０．６Ｖ）より大きいＶｃｃ分の電
圧（０．９Ｖ）のゲートバイアスが与えられるのでＰＭ
ＯＳトランジスタはしっかりオンする（ＮＭＯＳはオフ
する）。一方入力にＶｃｃ電位が与えられたときはＰＭ
ＯＳはオフしＮＭＯＳがオンすることになる。
【００２１】ここで図３にＰＭＯＳまたはＮＭＯＳトラ
ンジスタのＶｔｈと温度との関係を示すが，このような
温度変動によるＶｔｈ上昇があった場合でもＶｔｈは
０．９Ｖより下になるような設定が必要である。例えば
従来のようなＶｔｈが０．８５Ｖと高いような場合には
Ｖｔｈの値がＶｃｃの値に近づいて，ゲートバイアスが
充分でなかったため動作しなかったのである。これに対
し、例えばＶｔｈを０．６０Ｖに設定することにより温
度が低下した場合であっても十分ゲートバイアスを印加
することが可能となる。
ンジスタのＶｔｈと温度との関係を示すが，このような
温度変動によるＶｔｈ上昇があった場合でもＶｔｈは
０．９Ｖより下になるような設定が必要である。例えば
従来のようなＶｔｈが０．８５Ｖと高いような場合には
Ｖｔｈの値がＶｃｃの値に近づいて，ゲートバイアスが
充分でなかったため動作しなかったのである。これに対
し、例えばＶｔｈを０．６０Ｖに設定することにより温
度が低下した場合であっても十分ゲートバイアスを印加
することが可能となる。
【００２２】ここでＶｔｈを低くしたことによってＭＯ
Ｓトランジスタのオフリーク増大を考慮しなくてはなら
ない。図４にＰＭＯＳトランジスタのオフリークのＶｔ
ｈ依存性を示すが，Ｖｔｈを低くしたことによってリー
ク電流が増大している。これは半導体チップのスタンバ
イ電流に大きく影響するものであり，従来の低スタンバ
イ電流という好特性を損ねることになる。
Ｓトランジスタのオフリーク増大を考慮しなくてはなら
ない。図４にＰＭＯＳトランジスタのオフリークのＶｔ
ｈ依存性を示すが，Ｖｔｈを低くしたことによってリー
ク電流が増大している。これは半導体チップのスタンバ
イ電流に大きく影響するものであり，従来の低スタンバ
イ電流という好特性を損ねることになる。
【００２３】そこでＶｔｈを下げた回路のＬ長を従来の
Ｖｔｈの高い回路のＬ長よりのばしたことによってこの
影響を緩和させている。図５にオフリーク電流のＬ長依
存性を示すが，Ｌ長をのばすことによってリーク電流は
大幅に抑えることができる。図２ではＰＭＯＳ，ＮＭＯ
ＳのどちらもＬ長をのばしているが，半導体チップがス
タンバイ状態で各トランジスタのノード端子の電位が必
然的に決まるような場合にはどちらか一方のＬ長をのば
せばよい。すなわち入力がＨｉｇｈ電位に定まっている
場合にはＰＭＯＳトランジスタがオフリークの経路とな
るのでこのＬ長をのばしＮＭＯＳは従来サイズでよい。
一方入力がＬｏｗ電位のときは逆にＮＭＯＳのＬ長だけ
のばせばよい。この方法は多入力ゲートであるＮＯＲゲ
ートやＮＡＮＤゲートにもいえることである。図６の
（ａ），（ｂ），（ｃ）は２ＮＯＲゲート回路が３パタ
ーンの入力を与えられている図である。
Ｖｔｈの高い回路のＬ長よりのばしたことによってこの
影響を緩和させている。図５にオフリーク電流のＬ長依
存性を示すが，Ｌ長をのばすことによってリーク電流は
大幅に抑えることができる。図２ではＰＭＯＳ，ＮＭＯ
ＳのどちらもＬ長をのばしているが，半導体チップがス
タンバイ状態で各トランジスタのノード端子の電位が必
然的に決まるような場合にはどちらか一方のＬ長をのば
せばよい。すなわち入力がＨｉｇｈ電位に定まっている
場合にはＰＭＯＳトランジスタがオフリークの経路とな
るのでこのＬ長をのばしＮＭＯＳは従来サイズでよい。
一方入力がＬｏｗ電位のときは逆にＮＭＯＳのＬ長だけ
のばせばよい。この方法は多入力ゲートであるＮＯＲゲ
ートやＮＡＮＤゲートにもいえることである。図６の
（ａ），（ｂ），（ｃ）は２ＮＯＲゲート回路が３パタ
ーンの入力を与えられている図である。
【００２４】図６（ａ）ではＰＭＯＳの６１，６２のど
ちらか一方のＬ長をのばせば貫通経路がなくなる。
（ｂ）ではＰＭＯＳ６１だけＬ長をのばせばよい。
（ｃ）ではＮＭＯＳ６３，６４のどちらのＬ長ものばす
ことによって経路がなくなる。図７は２ＮＡＮＤの場合
であるが，各ノード電位がスタンバイ時に（ａ），
（ｂ），（ｃ）のように決まっているときは，（ａ）で
はＮＭＯＳ７３，７４のどちらか一方を，（ｂ）ではＮ
ＭＯＳ７３を，（ｃ）ではＰＭＯＳ７１、７２のふたつ
とも，それぞれＬ長をのばせばよい。これは３入力以上
の回路でも同様なことである。
ちらか一方のＬ長をのばせば貫通経路がなくなる。
（ｂ）ではＰＭＯＳ６１だけＬ長をのばせばよい。
（ｃ）ではＮＭＯＳ６３，６４のどちらのＬ長ものばす
ことによって経路がなくなる。図７は２ＮＡＮＤの場合
であるが，各ノード電位がスタンバイ時に（ａ），
（ｂ），（ｃ）のように決まっているときは，（ａ）で
はＮＭＯＳ７３，７４のどちらか一方を，（ｂ）ではＮ
ＭＯＳ７３を，（ｃ）ではＰＭＯＳ７１、７２のふたつ
とも，それぞれＬ長をのばせばよい。これは３入力以上
の回路でも同様なことである。
【００２５】ここまで，オフリークのＶｔｈ依存性が顕
著なのがＰＭＯＳ，ＮＭＯＳのどちらもということで説
明してきたが，ＰＭＯＳが大きく顕著で，ＮＭＯＳが大
して顕著でないという場合にはＮＭＯＳのＬ長はのばす
必要がなく，ＰＭＯＳだけでよい。逆にＮＭＯＳのオフ
リークだけ顕著な場合はＮＭＯＳのＬ長だけのばせばよ
い。
著なのがＰＭＯＳ，ＮＭＯＳのどちらもということで説
明してきたが，ＰＭＯＳが大きく顕著で，ＮＭＯＳが大
して顕著でないという場合にはＮＭＯＳのＬ長はのばす
必要がなく，ＰＭＯＳだけでよい。逆にＮＭＯＳのオフ
リークだけ顕著な場合はＮＭＯＳのＬ長だけのばせばよ
い。
【００２６】以上オフリーク防止のためのＬ長の延長は
全トランジスタに及ぶものでなく，スタンバイ電流に影
響を与えるオフリーク電流が発生する経路のしきい値の
低いＭＯＳトランジスタのチャネル長のみを大きくすれ
ばよい。このように選択的にＬ長を大きくすることによ
って回路の面積増大は最小限に抑えることができる。
全トランジスタに及ぶものでなく，スタンバイ電流に影
響を与えるオフリーク電流が発生する経路のしきい値の
低いＭＯＳトランジスタのチャネル長のみを大きくすれ
ばよい。このように選択的にＬ長を大きくすることによ
って回路の面積増大は最小限に抑えることができる。
【００２７】次にＶｔｈを下げる必要のある回路につい
て考える。極低電源電圧（０．９Ｖ）を含めた第１の電
源電圧範囲（例えば０．９Ｖ〜５．５Ｖ）で動作させる
回路はすべてＶｔｈを下げなくてはならない。しかし，
製品仕様上この電圧範囲で動作させる回路と，これより
最低動作電圧が高い第２の電源電圧範囲（例えば１．８
Ｖ〜５．５Ｖ）で動作させる回路が半導体基板上にあっ
た場合，第１の電源電圧範囲で動作する回路部分のみの
ＭＯＳトランジスタのしきい値電圧を下げ，第２の電源
電圧範囲で動作させるほうの回路のＶｔｈは下げる必要
はない。そしてこのＶｔｈを下げない回路はオフリーク
の影響がないのでＬ長をのばす必要がなく，Ｖｔｈを下
げた必要部のＬ長のみのばせばよい。このことによって
も面積縮小，消費電流低減が可能となる。
て考える。極低電源電圧（０．９Ｖ）を含めた第１の電
源電圧範囲（例えば０．９Ｖ〜５．５Ｖ）で動作させる
回路はすべてＶｔｈを下げなくてはならない。しかし，
製品仕様上この電圧範囲で動作させる回路と，これより
最低動作電圧が高い第２の電源電圧範囲（例えば１．８
Ｖ〜５．５Ｖ）で動作させる回路が半導体基板上にあっ
た場合，第１の電源電圧範囲で動作する回路部分のみの
ＭＯＳトランジスタのしきい値電圧を下げ，第２の電源
電圧範囲で動作させるほうの回路のＶｔｈは下げる必要
はない。そしてこのＶｔｈを下げない回路はオフリーク
の影響がないのでＬ長をのばす必要がなく，Ｖｔｈを下
げた必要部のＬ長のみのばせばよい。このことによって
も面積縮小，消費電流低減が可能となる。
【００２８】図８はＥＥＰＲＯＭ半導体チップの簡略図
である。半導体チップ内にメモリ８４、デコーダ８３お
よびメモリ８４を動作するための読み出し用回路８２と
書き込み用回路８５が形成さている。この全回路が０．
９Ｖで動作しなくてはならない場合，全回路のＶｔｈを
下げなくてはならない。しかし，ＥＥＰＲＯＭは大きく
分けて読み出し（ＲＥＡＤ）と書き込み（ＷＲＩＴＥ）
の動作があり，このそれぞれの最低動作電圧仕様が０．
９Ｖ，１．８Ｖというような場合はＲＥＡＤ動作時のみ
働く回路だけＶｔｈを下げればよい。ここでＷＲＩＴＥ
時のみ動作する回路（例えばチャージポンプ，リングオ
シレータ等）のＶｔｈを下げてしまった場合にはリング
オシレータ等の動作時消費電流が大幅に増加してしまい
特性を損ねることになる。
である。半導体チップ内にメモリ８４、デコーダ８３お
よびメモリ８４を動作するための読み出し用回路８２と
書き込み用回路８５が形成さている。この全回路が０．
９Ｖで動作しなくてはならない場合，全回路のＶｔｈを
下げなくてはならない。しかし，ＥＥＰＲＯＭは大きく
分けて読み出し（ＲＥＡＤ）と書き込み（ＷＲＩＴＥ）
の動作があり，このそれぞれの最低動作電圧仕様が０．
９Ｖ，１．８Ｖというような場合はＲＥＡＤ動作時のみ
働く回路だけＶｔｈを下げればよい。ここでＷＲＩＴＥ
時のみ動作する回路（例えばチャージポンプ，リングオ
シレータ等）のＶｔｈを下げてしまった場合にはリング
オシレータ等の動作時消費電流が大幅に増加してしまい
特性を損ねることになる。
【００２９】Ｖｔｈ制御はＭＯＳトランジスタのチャネ
ル部へのチャネルドープ工程によって制御されるが，Ｖ
ｔｈを下げる必要のない部分にはマスキングし，必要の
ある部分にインプラをすることにより選択的にＶｔｈを
かえることができる。図８に示すように，ＷＲＩＴＥ時
のみに動作しＲＥＡＤ時には動作しない書き込み用回路
８５にはマスキングを行い，チャネルドープインプラを
行うことによって実現できる。
ル部へのチャネルドープ工程によって制御されるが，Ｖ
ｔｈを下げる必要のない部分にはマスキングし，必要の
ある部分にインプラをすることにより選択的にＶｔｈを
かえることができる。図８に示すように，ＷＲＩＴＥ時
のみに動作しＲＥＡＤ時には動作しない書き込み用回路
８５にはマスキングを行い，チャネルドープインプラを
行うことによって実現できる。
【００３０】これはいいかえれば１．８Ｖ ＲＥＡＤ，
１．８Ｖ ＷＲＩＴＥの仕様で作成した半導体チップ
（必要部のＬ長はあらかじめのばしておく）はチャネル
ドープインプラ工程の追加だけで０．９Ｖ ＲＥＡＤ，
１．８Ｖ ＷＲＩＴＥの仕様の製品に作成可能というこ
とである。
１．８Ｖ ＷＲＩＴＥの仕様で作成した半導体チップ
（必要部のＬ長はあらかじめのばしておく）はチャネル
ドープインプラ工程の追加だけで０．９Ｖ ＲＥＡＤ，
１．８Ｖ ＷＲＩＴＥの仕様の製品に作成可能というこ
とである。
【００３１】このように選択的にＶｔｈを下げ，必要部
分だけのＬ長をのばすことにより，各電圧仕様にあった
半導体チップを作成でき，また面積の縮小，消費電流の
削減が可能となる。図１１は、本発明に係わる第１の実
施例のセンスアンプ回路図である。 差動増幅回路１０
５の一対の入力端子には、それぞれプリチャージ回路１
０１，１０３とロード回路１０２，１０４が接続されて
おり、差動増幅回路１０５の出力はバッファ回路１０６
の入力に接続されている。プリチャージ回路１０１，１
０３はそれぞれＮ型ＭＯＳトランジスタで構成されてお
り、しきい値電圧は約０．０５Ｖである。
分だけのＬ長をのばすことにより，各電圧仕様にあった
半導体チップを作成でき，また面積の縮小，消費電流の
削減が可能となる。図１１は、本発明に係わる第１の実
施例のセンスアンプ回路図である。 差動増幅回路１０
５の一対の入力端子には、それぞれプリチャージ回路１
０１，１０３とロード回路１０２，１０４が接続されて
おり、差動増幅回路１０５の出力はバッファ回路１０６
の入力に接続されている。プリチャージ回路１０１，１
０３はそれぞれＮ型ＭＯＳトランジスタで構成されてお
り、しきい値電圧は約０．０５Ｖである。
【００３２】さらに、定電圧回路１０７の出力は、ロー
ド回路１０２，１０４、差動増幅回路１０５及びバッフ
ァ回路１０６に接続されている。定電圧回路１０８の出
力はロード回路１０４のトランジスタのうち、ロード回
路１０２のメモリ素子１０９に相当する位置のトランジ
スタのゲートに入力され、基準電圧として動作する。ロ
ード回路１０４はリファレンス電流を作りだす。
ド回路１０２，１０４、差動増幅回路１０５及びバッフ
ァ回路１０６に接続されている。定電圧回路１０８の出
力はロード回路１０４のトランジスタのうち、ロード回
路１０２のメモリ素子１０９に相当する位置のトランジ
スタのゲートに入力され、基準電圧として動作する。ロ
ード回路１０４はリファレンス電流を作りだす。
【００３３】本発明の実施例においては、差動増幅回路
１０５の一対の入力端子に対して、対称な回路構成をし
ているので、電源電圧の変化に対し、一対の入力端子の
電位も同様に変化するので、広い電源電圧で動作が可能
である。さらに、プリチャージ回路１０１，１０３のＮ
型ＭＯＳトランジスタでの電圧降下分がほぼ０Ｖである
ので、低電圧での動作が可能となる。
１０５の一対の入力端子に対して、対称な回路構成をし
ているので、電源電圧の変化に対し、一対の入力端子の
電位も同様に変化するので、広い電源電圧で動作が可能
である。さらに、プリチャージ回路１０１，１０３のＮ
型ＭＯＳトランジスタでの電圧降下分がほぼ０Ｖである
ので、低電圧での動作が可能となる。
【００３４】図１２は、図１１の実施例を使用した不揮
発性メモリ装置のデータ読み出し特性で、差動増幅回路
１０５の入力トランジスタのしきい値電圧Ｖｔｐ（横
軸）に対するデータ読み出しを行う最低電圧Ｖｃｃ Ｍ
ｉｎ．（ＲＥＡＤ）（縦軸）の関係を示す。
発性メモリ装置のデータ読み出し特性で、差動増幅回路
１０５の入力トランジスタのしきい値電圧Ｖｔｐ（横
軸）に対するデータ読み出しを行う最低電圧Ｖｃｃ Ｍ
ｉｎ．（ＲＥＡＤ）（縦軸）の関係を示す。
【００３５】図１３は、上記装置の温度特性で使用温度
範囲でＶｔｐが０．７Ｖ以下ならばＶｃｃ０．９Ｖ以下
の実現を裏付けている。Ｖｔｐが０．７Ｖ以下において
Ｖｃｃ０．９Ｖ以下でのデータ読み出しを十分実現して
いる。図１４は、本発明に係わる第２の実施例のセンス
アンプ回路図である。
範囲でＶｔｐが０．７Ｖ以下ならばＶｃｃ０．９Ｖ以下
の実現を裏付けている。Ｖｔｐが０．７Ｖ以下において
Ｖｃｃ０．９Ｖ以下でのデータ読み出しを十分実現して
いる。図１４は、本発明に係わる第２の実施例のセンス
アンプ回路図である。
【００３６】基本的な構成は図１１の実施例と同じであ
る。差動増幅回路１０５のＮ型ＭＯＳトランジスタはゲ
ート絶縁膜の異なる２種類のトランジスタを使用してい
る。トランジスタ４０１のゲート絶縁膜厚は６００オン
グストロームであり、定電圧回路１０７を構成するトラ
ンジスタと同種にすることにより、電流の制御性を高め
ている。
る。差動増幅回路１０５のＮ型ＭＯＳトランジスタはゲ
ート絶縁膜の異なる２種類のトランジスタを使用してい
る。トランジスタ４０１のゲート絶縁膜厚は６００オン
グストロームであり、定電圧回路１０７を構成するトラ
ンジスタと同種にすることにより、電流の制御性を高め
ている。
【００３７】トランジスタ４０２、４０３はカレントミ
ラー回路を構成しており、ゲート絶縁膜厚は３５０オン
グストロームである。ここは、トランジスタの電流駆動
能力を大きくすることにより、センスアンプの高速化を
計っている。図１５及び図１６は、本発明に係わる第３
の実施例のセンスアンプ回路図である。
ラー回路を構成しており、ゲート絶縁膜厚は３５０オン
グストロームである。ここは、トランジスタの電流駆動
能力を大きくすることにより、センスアンプの高速化を
計っている。図１５及び図１６は、本発明に係わる第３
の実施例のセンスアンプ回路図である。
【００３８】基本的な構成は図１１の実施例と同じであ
る。プリチャージ回路１０１は、直列接続されたトラン
ジスタ５０１，５０２およびトランジスタ５０１，５０
２に並列接続されたトランジスタ５０３で構成されてお
り、ロード回路１０２に流れる電流の増加に対応できる
ようになっている。プリチャージ回路１０３は、プリチ
ャージ回路１０１と同じ構成であるが、差動増幅回路１
０５の入力電圧に差をつけるために出力の取り出し位置
を変えている。
る。プリチャージ回路１０１は、直列接続されたトラン
ジスタ５０１，５０２およびトランジスタ５０１，５０
２に並列接続されたトランジスタ５０３で構成されてお
り、ロード回路１０２に流れる電流の増加に対応できる
ようになっている。プリチャージ回路１０３は、プリチ
ャージ回路１０１と同じ構成であるが、差動増幅回路１
０５の入力電圧に差をつけるために出力の取り出し位置
を変えている。
【００３９】ロード回路１０２はトランスファゲート５
０４がフィードバック回路を構成しており、メモリ素子
１０９に電流が流れるとトランスファゲート５０４は電
流を流そうとし、メモリ素子１０９に電流が流れないと
トランスファゲート５０４は電流を抑制する。
０４がフィードバック回路を構成しており、メモリ素子
１０９に電流が流れるとトランスファゲート５０４は電
流を流そうとし、メモリ素子１０９に電流が流れないと
トランスファゲート５０４は電流を抑制する。
【００４０】このような構成にすることにより、センス
アンプの高速化が可能である。
アンプの高速化が可能である。
【００４１】
【発明の効果】以上説明したようにこの発明は従来の低
スタンバイ電流特性を維持したまま，極低電源電圧
（０．９Ｖ）での動作を可能にした。また，チャネルド
ープマスク工程追加だけで高電圧仕様から低電圧仕様に
でき，面積の縮小，消費電流低減の効果がある。
スタンバイ電流特性を維持したまま，極低電源電圧
（０．９Ｖ）での動作を可能にした。また，チャネルド
ープマスク工程追加だけで高電圧仕様から低電圧仕様に
でき，面積の縮小，消費電流低減の効果がある。
【図１】本発明の半導体集積回路装置の中のＣＭＯＳイ
ンバータの回路図である。
ンバータの回路図である。
【図２】本発明の半導体集積回路装置の中のＣＭＯＳイ
ンバータの平面パターン図である。
ンバータの平面パターン図である。
【図３】ＭＯＳトランジスタのしきい値電圧Ｖｔｈと温
度との関係を示すグラフである。
度との関係を示すグラフである。
【図４】ＭＯＳトランジスタのオフリーク電流としきい
値電圧Ｖｔｈとの関係を示すグラフである。
値電圧Ｖｔｈとの関係を示すグラフである。
【図５】ＭＯＳトランジスタのオフリーク電流とチャネ
ル長（Ｌ長）との関係を示すグラフである。
ル長（Ｌ長）との関係を示すグラフである。
【図６】３パターンの電圧を入力された２ＮＯＲ回路の
回路図である。
回路図である。
【図７】３パターンの電圧を入力された２ＮＡＮＤ回路
の回路図である。
の回路図である。
【図８】本発明のＥＥＰＲＯＭ半導体チップの簡略図で
ある。
ある。
【図９】従来の半導体集積回路装置の中のＣＭＯＳイン
バータの回路図である。
バータの回路図である。
【図１０】従来の半導体集積回路装置の中のＣＭＯＳイ
ンバータの平面パターン図である。
ンバータの平面パターン図である。
【図１１】本発明の第１の実施例を示すセンスアンプ回
路図である。
路図である。
【図１２】図１１のセンスアンプ回路を使用した半導体
不揮発性メモリ装置の読み出し電圧のＰＭＯＳトランジ
スタしきい値電圧依存性を示したグラフである。
不揮発性メモリ装置の読み出し電圧のＰＭＯＳトランジ
スタしきい値電圧依存性を示したグラフである。
【図１３】図１１のセンスアンプ回路を使用した半導体
不揮発性メモリ装置の読み出し電圧の温度特性を示した
グラフである。
不揮発性メモリ装置の読み出し電圧の温度特性を示した
グラフである。
【図１４】本発明の第２の実施例を示すセンスアンプ回
路図である。
路図である。
【図１５】本発明の第３の実施例を示すセンスアンプ回
路のうち、差動増幅回路、バッファ回路、定電圧回路の
回路図である。
路のうち、差動増幅回路、バッファ回路、定電圧回路の
回路図である。
【図１６】本発明の第３の実施例を示すセンスアンプ回
路のうちプリチャージ回路、ロード回路、定電圧回路の
回路図である。
路のうちプリチャージ回路、ロード回路、定電圧回路の
回路図である。
【図１７】従来の技術によるセンスアンプ回路図であ
る。
る。
【図１８】図１１，１４，１５，１６，１７のセンスア
ンプ回路動作時の各信号レベルを示すタイミング図であ
る。
ンプ回路動作時の各信号レベルを示すタイミング図であ
る。
１、６１、６２、７１、７２、９１ ＰＭＯＳトランジ
スタ ２、６３、６４、７３、７４、９２ ＮＭＯＳトランジ
スタ ３ ポリシリコンゲート ４ Ｎウエル ８１ チャネルドープマスキング部分 １０１，１０３ プリチャージ回路 １０２，１０４ ロード回路 １０５ 差動増幅回路 ２０１ センスアンプイネーブル信号 ２０２ センスアンプイネーブル反転信号 ２０３ カラムデコード信号 ２０４ ロウデコード信号 ２０５ コントロール信号 ２０６ 書き込み反転信号 ２０７ センスアンプ出力信号
スタ ２、６３、６４、７３、７４、９２ ＮＭＯＳトランジ
スタ ３ ポリシリコンゲート ４ Ｎウエル ８１ チャネルドープマスキング部分 １０１，１０３ プリチャージ回路 １０２，１０４ ロード回路 １０５ 差動増幅回路 ２０１ センスアンプイネーブル信号 ２０２ センスアンプイネーブル反転信号 ２０３ カラムデコード信号 ２０４ ロウデコード信号 ２０５ コントロール信号 ２０６ 書き込み反転信号 ２０７ センスアンプ出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (17)
- 【請求項１】 少なくとも二つ以上の複数のしきい値電
圧を有するＰ型ＭＯＳトランジスタ、もしくは、Ｎ型Ｍ
ＯＳトランジスタを同一の半導体基板上に構成する半導
体集積回路装置において、該Ｐ型ＭＯＳトランジスタも
しくは該Ｎ型ＭＯＳトランジスタの最低動作電圧の絶対
値が０．９Ｖ以下であり、かつ、最高動作電圧の絶対値
が５．５Ｖ以上であることを特徴とする半導体集積回路
装置。 - 【請求項２】 該Ｐ型ＭＯＳトランジスタの第１のしき
い値電圧が−０．３Ｖ〜−０．７Ｖであり、第２のしき
い値電圧が−０．７Ｖ〜−０．９Ｖであることを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項３】 該Ｎ型ＭＯＳトランジスタの第１のしき
い値電圧が０．３Ｖ〜０．７Ｖであり、第２のしきい値
電圧が０．７Ｖ〜０．９Ｖであることを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項４】 該第１のしきい値電圧を有するＰ型ＭＯ
ＳトランジスタまたはＮ型ＭＯＳトランジスタのチャネ
ル長は、該第２のしきい値電圧を有するＰ型ＭＯＳトラ
ンジスタまたはＮ型ＭＯＳトランジスタのチャネル長よ
り長いことを特徴とする請求項２乃至３のいずれか１項
に記載の半導体集積回路装置。 - 【請求項５】 該第２のしきい値電圧を有するＰ型ＭＯ
ＳトランジスタまたはＮ型ＭＯＳトランジスタのチャネ
ル長が２．０μｍ以下であり、該第１のしきい値電圧を
有するＰ型ＭＯＳトランジスタまたはＮ型ＭＯＳトラン
ジスタのチャネル長が２．６μｍ以上であることを特徴
とする請求項４記載の半導体集積回路装置。 - 【請求項６】 該半導体集積回路装置がスタンバイ状態
においてゲートにＨｉｇｈ電位が印加される第１のしき
い値電圧を有するＰ型ＭＯＳトランジスタのチャネル長
は、前記スタンバイ状態においてゲートにＬｏｗ電位が
印加される第１のしきい値電圧を有するＰ型ＭＯＳトラ
ンジスタのチャネル長より大きいことを特徴とする請求
項２乃至４乃至５のいずれか１項に記載の半導体集積回
路装置。 - 【請求項７】 該半導体集積回路装置がスタンバイ状態
においてゲートにＬｏｗ電位が印加される第１のしきい
値電圧を有するＮ型ＭＯＳトランジスタのチャネル長
は、前記スタンバイ状態においてゲートにＨｉｇｈ電位
が印加される第１のしきい値電圧を有するＮ型ＭＯＳト
ランジスタのチャネル長より大きいことを特徴とする請
求項３乃至４乃至５のいずれか１項に記載の半導体集積
回路装置。 - 【請求項８】 該最低動作電圧で動作するＰ型ＭＯＳト
ランジスタもしくはＮ型ＭＯＳトランジスタを含む回路
領域には第１の電源電圧が与えられ、該最高動作電圧で
動作するＰ型ＭＯＳトランジスタもしくはＮ型ＭＯＳト
ランジスタを含む回路領域には第２の電源電圧が与えら
れていることを特徴とする請求項１から７のいずれか１
項に記載の半導体集積回路装置。 - 【請求項９】 該第１の電源電圧の範囲は０．９Ｖ〜
５．５Ｖであり、該第２の電源電圧の範囲は１．８Ｖ〜
５．５Ｖであることを特徴とする請求項８記載の半導体
集積回路装置。 - 【請求項１０】 該半導体集積回路装置は不揮発性記憶
回路を含むことを特徴とする請求項１から９のいずれか
１項に記載の半導体集積回路装置。 - 【請求項１１】 該不揮発性記憶回路は不揮発性素子へ
の書き込み用回路と不揮発性素子からの読み出し用回路
とを含み、該読み出し用回路には該第１の電源電圧が与
えられ、該書き込み用回路には該第２の電源電圧が与え
られることを特徴とする請求項１０記載の半導体集積回
路装置。 - 【請求項１２】 該読み出し回路は一対の入力端子を有
する差動増幅回路と、該一対の入力端子の一方に接続さ
れる第１のプリチャージ回路及び第１のロード回路と、
一対の入力端子の他方に接続される第２のプリチャージ
回路及び第２のロード回路からなることを特徴とする請
求項１１記載の半導体集積回路装置。 - 【請求項１３】 該第１及び第２のプリチャージ回路が
Ｎ型ＭＯＳトランジスタからなることを特徴とする請求
項１２記載の半導体集積回路装置。 - 【請求項１４】 該第１及び第２のプリチャージ回路が
Ｐ型ＭＯＳトランジスタからなることを特徴とする請求
項１２記載の半導体集積回路装置。 - 【請求項１５】 該差動増幅回路がＰ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタからなることを特徴とす
る請求項１２記載の半導体集積回路装置。 - 【請求項１６】 該差動増幅回路のＰ型ＭＯＳトランジ
スタのしきい値電圧が−０．３〜−０．７Ｖであること
を特徴とする請求項１５記載の半導体集積回路装置。 - 【請求項１７】 該差動増幅回路のＮ型ＭＯＳトランジ
スタのしきい値電圧が０．３〜０．７Ｖであることを特
徴とする請求項１５記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114896A JPH08148580A (ja) | 1994-08-01 | 1995-05-12 | 半導体集積回路装置 |
| US08/504,116 US5808934A (en) | 1994-08-01 | 1995-07-19 | Integrated logic circuit and EEPROM |
| CN95115841.4A CN1129915C (zh) | 1994-08-01 | 1995-08-01 | 集成逻辑电路和电可擦可编程只读存储器 |
| CNA021482586A CN1492444A (zh) | 1994-08-01 | 1995-08-01 | 集成逻辑电路和电可擦可编程只读存储器 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18024794 | 1994-08-01 | ||
| JP6-180247 | 1994-09-21 | ||
| JP22706194 | 1994-09-21 | ||
| JP6-227061 | 1994-09-21 | ||
| JP7114896A JPH08148580A (ja) | 1994-08-01 | 1995-05-12 | 半導体集積回路装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11364056A Division JP2000200837A (ja) | 1999-01-01 | 1999-12-22 | 半導体集積回路装置 |
| JP2000216492A Division JP2001057392A (ja) | 1994-08-01 | 2000-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148580A true JPH08148580A (ja) | 1996-06-07 |
Family
ID=27312848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7114896A Pending JPH08148580A (ja) | 1994-08-01 | 1995-05-12 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808934A (ja) |
| JP (1) | JPH08148580A (ja) |
| CN (2) | CN1492444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236210A (ja) * | 2004-02-23 | 2005-09-02 | Ricoh Co Ltd | スタンダードセルレイアウト、スタンダードセルライブラリ並びに半導体集積回路及びその設計方法 |
| CN106783868A (zh) * | 2017-02-16 | 2017-05-31 | 杰华特微电子（张家港）有限公司 | 基于cmos工艺的单次可编程只读存储器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795348B2 (en) * | 2002-05-29 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for erasing flash memory |
| CN101359899B (zh) * | 2002-09-10 | 2011-02-09 | 日本电气株式会社 | 薄膜半导体装置及其制造方法 |
| JP4736313B2 (ja) * | 2002-09-10 | 2011-07-27 | 日本電気株式会社 | 薄膜半導体装置 |
| JP2005190626A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体読み出し回路 |
| US7242218B2 (en) * | 2004-12-02 | 2007-07-10 | Altera Corporation | Techniques for combining volatile and non-volatile programmable logic on an integrated circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01271996A (ja) * | 1988-04-22 | 1989-10-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5268870A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
| US5483494A (en) * | 1993-04-07 | 1996-01-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a reduced delay in reading data after changing from standby to an operation mode |
-
1995
- 1995-05-12 JP JP7114896A patent/JPH08148580A/ja active Pending
- 1995-07-19 US US08/504,116 patent/US5808934A/en not_active Expired - Lifetime
- 1995-08-01 CN CNA021482586A patent/CN1492444A/zh active Pending
- 1995-08-01 CN CN95115841.4A patent/CN1129915C/zh not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236210A (ja) * | 2004-02-23 | 2005-09-02 | Ricoh Co Ltd | スタンダードセルレイアウト、スタンダードセルライブラリ並びに半導体集積回路及びその設計方法 |
| CN106783868A (zh) * | 2017-02-16 | 2017-05-31 | 杰华特微电子（张家港）有限公司 | 基于cmos工艺的单次可编程只读存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
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