JPS60237720A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ロジック信号により、高電圧出力をスイッチ
ングするＣＭＯ８集積回路の出力回路に関する。

〔従来技術〕

出力回路に関しては、従来より、第１図に示すように、
ロジック信号人力Ａ及びその反転信号Ｋにより、たすき
かけ配線のレベルシフト回路を構成し、その出力信号を
、ゲート共通のＣＭＯＥＩ出カバツファ回路を径由し、
（：ＭＯ８出力回路のゲート入力とする回路等の方法が
知られているが、次のような欠点を有している。ロジッ
ク系の電圧レベルｖ１が正規の値より低かったり、与え
られない場合、Ａ、Ａの電位が定まらない、あるいはグ
ランドレベルとなるなどして、レベルシフト回路の出力
αの電位が定まらず、よって、出力バッファ回路の出力
すの電位も定まらない。そのことにより、出力バッファ
回路及び出力回路に於て、Ｐ型ＭＯ８）ランジスタのソ
ースレベルｖ２から、ＮｆｉＭＯ８）ランジスタのソー
スレベルＧＮＤへ、短絡電流が流れる。この短絡電流は
、定常的に流れるため、高電圧を電源とする出力回路に
於ては、消費電力が大きく、又、多数の同等の出力を有
するドライバ集積回路に於ては、全出力トランジスタの
能力も大きく、この消費電力は、集積回路を劣化、損傷
する大きさを有する。

又、通常動作状態に於ても、α、ｂの電位は、ｖ２から
ＧＮＤまでの振巾をもつこととなシ、α：ｂＶＣ接続さ
れた０Ｍ０８回路のロジックレベルが切りかわるまでの
遅延時間が長くなる。

又、アルミ等を配線材料とした場合、エレクトマイクレ
ージョン等への配慮のため、配線の太さ、間隔等を広く
とる必要があるが、本従来回路では配線が複雑であり１
交査する部分も多く、チップ上にかな９広い配線領域が
必要となり、又交差部分をポリシリコン等を配線材料と
した場合、その抵抗、容量等が問題になる。すなわち、
大きなチップサイズとなタコスト上昇をもたらすととも
にポリシリコン配線及びその先のゲート等による容量・
抵抗のため、信号の遅れ、消費電流の増大、又、信号の
遅れによるスイッチング時消費電流の増大もある。

さらに高耐圧ＭＯ８）ランジスタは、一般にゲート耐圧
がドレイン耐圧より低く、高電圧電源振幅のゲート電位
を許容できない場合が多く、本従来回路を用いた場合、
ゲート・ドレイン間、ゲート・ソース間等を破壊する等
、集積回路を劣化、損傷する可能性がある。

〔目的〕

本発明は仁のような問題点を解決するもので、その目的
とするとこは、ロジック系電位ｖ１が、低下あるいは非
接続状態であっても、静的に高電圧系電源間に過大な短
絡電流が流れず、また正常動作状態に於ても、出力のス
イッチング速度が速く、低消費電流かつ集積化容易な出
力回路を提供することにある。

〔概要〕

本発明の出力回路は、出力Ｎ型トランジスタをロジック
信号で動作させ、出力Ｐ型トランジスタをロジック信号
により動作する％、電流ミラー回路よって動作させるこ
とを特徴とする。

又、出力トランジスタを、ロジック部ＭＯ８−トランジ
スタよりチャネル長の長いオフセット構造１ａＯ８）ラ
ンジスタを用いることを特徴とする。

又、ロジック部ＭＯ８型トランジスタより、スレッショ
ルド電圧の高いトランジスタを高電圧部トランジスタに
用いることを特徴とする。

又、出力Ｐ型ＭＯ８）ランジスタのゲート電位の振巾が
、ゲート耐圧の発以下になることを特徴とする。

又、出力Ｐ型ＭＯ８）ランジスタのチャネル幅とチャネ
ル長の比（Ｗ７／ＩＪ）　４　が、電流ミラー回路を構
成するＰ型ＭＯ８）ランジスタの（ｖＩ／′ｒＪ）３よ
り大きく、出力Ｎ型ＭＯ８）ランジスタの（Ｗ／Ｌ　）
冨が、出力Ｐ型ＭＯＥ＋）ランジスタを動作させるＮ型
Ｍ０日トランジスタの（ｗ／ＩＪ）　ｚより大きい事を
特徴とする。

〔実施例〕

以下、本発明について実施例に基づき詳細に説明する。

第２図に本発明の一実施例を示す、Ｍｌ、Ｍ２は、オフ
セットゲート構造Ｎ型ＭＯＥ＋　）ランジスタ、Ｍ８．
Ｍ４はオフセットゲート構造Ｐ型ＭＯＳトランジスタ、
Ｍ５〜Ｍ７は、チャネル長が、Ｍ１〜Ｍ４のトランジス
タよル短いロジック部を構成するＭＯＳ）ランジスタで
ある。ここでＭ１〜Ｍ８は、パターンサイズ等が異なる
が工程としては全く同一で形成される。又、ｖｌは５ｖ
程度のロジック電位、ｖ２は１５０ｖ程度の電位である
。さらＩＩＣ，ｃの電位はｖ２（ｖ）あるいはｖ２−７
（Ｖ）程度である。ｖ２−７（Ｖ）程度とした製造上の
バラツキを考慮して出力電流が十分に得られるとともに
１チツプサイズが大きくならない事、さらに応答を高速
化しスイッチング時の短絡電流をできるだけ少なくする
ためである。

ζζで、ロジック部の最低動作電圧よりも、Ｍｌ、Ｍ２
のスレッショルド電圧が高くなるように作９込んである
。これは、ロジック部のＰ型ＭＯＢトランジスタのスレ
ッショルド電圧をロジック部ｏＮＷＭＯ８）９ンジスタ
のスレッショルド電圧と同程度かそれ以下にすることに
よって得られる。

すなわち、ロジック部トランジスタは、短チヤネル効果
により、長チャネルトランジスタより、スレッショルド
電圧が、０．２〜０．６ｖ程度低くなるためである。

第８図に本発明の第二の実施例を示す、ζこでＭ９は、
ＤＭＯ８）ランジスタ、ＭＩＯはオフセットゲート構造
Ｎ型ＭＯ８）ランジスタ、Ｍｌｌ、Ｍｌ２はオフセット
ゲート構造Ｐ型ＭＯ８）ランジスタ、Ｄｌはツェナーダ
イオード、Ｂ、■はロジック信号である。このため、ｄ
の電位は、最小でもツェナーダイオードによりクランプ
され（ｖ２−５．１　）　（Ｖ　）である。又、高耐圧
系のＮ型トランジスタはここでもそのスレッショルド電
圧が、ロジック系最小動作電圧以上となるように作や込
まれている。

又、第２図の回路を用いたプロセスに比較し、電流能力
を得るためにゲート膜厚を薄くしている。

第４図に本発明の第８の実施例を示す、Ｍ１３〜Ｍ１６
は、オフセラトゲ−）構造Ｍ　Ｏ８）　５　ンシｘり％
”１は抵抗である。本発明第一の実施例と同様にロジッ
ク部の最低動作電圧よ５、Ｍｌ３．Ｍｌ４のスレッショ
ルド電圧が高くなるように作り込んである。ζこでＲ１
は、Ｍｌ６のＯＮＥ流を増加させるために存在している
。

本実施例で、ロジック部最小動作電圧より、高耐圧Ｎ型
ＭＯ８）ランジスタのスレッショルド電圧が高いことに
より、ロジック信号Ｂ、百が不定となる低いｖｌの電圧
では、出力Ｎ型ＭＯ８）ランジスタはＯＭせず、又出カ
ニＰｆＪＭＯ８）ランジスタのゲート電位もｖ２になる
ためＯＮしない。

そのため、ｖルベルが接続されない場合でも、Ｖ２ＧＮ
ｎ間に静的に短絡電流位流れない。

第２図に示す本発明第１の実施例では、出力Ｎ型ＭＯ８
）ランジスタは、Ｇ　Ｎ　Ｄ、Ｖ　１間のゲート電圧で
動作し、出力Ｐ型ＭＯ８）ランジスタはｖ２〜ｃｃ＝７
２−’ＩＶ程度）のゲート電圧で動作するため、ゲート
等の充・放電時間、レベルシフトに要する時間等が短か
く、入出力伝搬遅延時間が短かい。又、出力スイッチン
グ時間が短かくそのため、スイッチング時消費電流も小
さい。さらに、Ｍ８のトランジスタは、ダイオード接続
により、電流−電圧特性が二乗特性を有するため、Ｍチ
オン時のＣの電位はＭ８のかわりに抵抗等を用いる場合
よりも安定している。又、出力回路が４素子で出来てい
るため、多出力ドライバ回路にしても、ＩＣチップサイ
ズが小さく出来る。さらにｖ１電圧を高くすれば、出力
電流能力が増加し、低くすれば高速、低消費電流化でき
る。又、通常使用状態では、高電圧トランジスタのゲー
トにゲート耐圧の晃以上の電圧は加わらず、ゲート膜破
壊等の不良モードが発生しに〈＜、信頼性が高い。

又、配線が単純で交差する部分も少ないため、チップ上
の配線領域が少なくてすみ、交差部分にポリシリコン等
を用いる数も少なくなシ、その容量・抵抗等が問題にな
らず、スイッチング蓮度も速く消費電流も少ない。

第８図に示す本発明第２の実施例は、第１の実施例と比
較し、出力電流能力が大きい場合に用いられる。すなわ
ち、Ｍ９をＤＭＯ８化し、Ｍ１２はゲート膜が薄く、電
流能力がある。そのため、Ｍｌｌ　、　１２のゲートに
加わる電圧をＤｌのツェナーダイオードで制限し、保護
するとともに、ｄの電位がＶ２−５．１（Ｖ）以下にな
らない事より、より高速化でき、出力スイッチング時消
費電流がおさえられる。

菓４図に示す本発明比８の実施例は、出力Ｐ型ＭＯＢ）
ランジスタのオン電流の増加を主眼としたものである。

すなわちＭ　１６オン時のｅの電位を与えるために、Ｒ
１がない場合、Ｍ２Ｓのチャネル長を長くシ、チャネル
幅を狭くしなければ、Ｍ２Ｓを流れる電流に対し、Ｍ１
６のオン電流は大きくとれない。しかし、実際に半導体
集積回路内の素子として形成するには、チャネル長、チ
ャネル幅には限界がある。そこで、Ｒ１を挿入すること
により　％　”　ｔｓの素子サイズを小さく出来る。

〔効果〕

以上述べたように本発明によれば、ロジック信号により
高電圧を出力するＣＭＯＳ集積回路に於て、ロジック部
用電源ｖ１が与えられない、あるいはロジック回路が動
作しないような低いｖｌの電圧に於ても、高電圧系Ｖ２
−ＧＮＤ間に静的な短絡電流が流れず、集積回路を劣化
、損傷することがない。又、出力回路の素子数が少なく
、又、ｖ２系信号の配線が単純で、交差する部分も少な
く、チップサイズが小さく、パッケージへの実装もしや
すい。

又、スイッチング速度が速く、スイッチング時短絡電流
が少なく、パッケージ等の熱抵抗による許容損失の点か
らも、パワー的にも高速化できる等という効果を有する
。

本発明ではａ　’ｉ　Ｄ　Ｋ対し、正の電圧で動作する
ものとしたが、ｎ型半導体基板を用いた集積回路のよう
に負の電圧で動作する集積回路にも応用できる。又、出
力高速化をねらった、低い電圧のＶ２レベルを用いる素
子にも応用できる。さらに、第５図に示すようにレベル
シフト回路への応用も可能である。

【図面の簡単な説明】

第１図は、従来出力回路例 第２図は、本発明出力回路例 第８図、第４図、第５図は、本発明出力回路応用回路 ｖｌはロジック系電源電圧、ｖ２は高電圧電源電圧、Ｍ
１〜Ｍ４．ＭＩＯ〜Ｍ　１６はオフセットゲート構造Ｍ
Ｏ８）ランジスタ、Ｍ９はＤＭＯ８，Ｍ５〜Ｍ８はロジ
ック部トランジスタ。 以　上 出願人　株式会社諏訪鞘工舎

Claims (1)

1. 【特許請求の範囲】 （１）ロジック信号によｐ１高電圧を出力するＣＭＯ日
   集積回路に於て、グランドをソースとレドレインを出力
   とした第１の出力トランジスタ、該出力トランジスタの
   ゲート入力と反転信号がゲート入力となるグランドをソ
   ースとした第２のトランジスタ、該第２のトランジスタ
   のドレインに、高電圧レベルをソースとし、ダイオード
   接続した第８のトランジスタ及び該第８のトランジスタ
   により電流ミラー回路として動作する、第８のトランジ
   スタのドレインと第４のトランジスタのゲートを接続し
   、高電圧レベルをソースとしドレインを第１のトランジ
   スタのドレインに接続した第４の出力トランジスタによ
   ル構成されることを特徴とする出力回路。 （２、特許請求の範囲第一項記載の出力回路に於て、ロ
   ジック部Ｍ０８トランジスタより、チャネル長の長いオ
   フセットゲート構造ＭＯＥｉ）ランジスタを高電圧系ト
   ランジスタに用いることを特徴とする出力回路。 （８）特許請求の範囲第一項記載の出力回路に於て、ロ
   ジック部Ｍ０８トランジスタよル、スレッショルド電圧
   の高いトランジスタを渦電正系トランジスタ釦用いるこ
   とを特徴とする出力回路。 （滲特許請求の範囲第−項記賊の出力回路に於て、第４
   の出力トランジスタのゲート電位の振巾がゲート耐圧の
   晃以下になることを特徴とする出力回路。 （６）特許請求の範囲第一項記載の出力回路に於て、第
   ４の出力トランジスタのチャネル幅とチャネル長の比（
   Ｗ／Ｌ）ｊ　カｍ　８　Ｏ）　ラン９ｘｌ　Ｏ（Ｗ／Ｌ
   ）ｓより大きく、また、第１の出力トランジスタの（Ｗ
   ／Ｌ　）五　が第２のトランジスタの（−ＷｙＬ　）冨
   より大きいことを特徴とする出力回路。