JPH09116415A - 出力回路 - Google Patents

出力回路

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JPH09116415A
JPH09116415A JP7266936A JP26693695A JPH09116415A JP H09116415 A JPH09116415 A JP H09116415A JP 7266936 A JP7266936 A JP 7266936A JP 26693695 A JP26693695 A JP 26693695A JP H09116415 A JPH09116415 A JP H09116415A
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Abstract

(57)【要約】 【課題】自身の電源電圧より高い電圧が出力端子に印加
される出力回路において電源端子及び接地端子への電流
の流入を阻止し高速でかつ低消費電力の出力回路を得
る。 【解決手段】入力信号Ｉに対応したトランジスタＰ１の
制御信号をスイッチするトランスファゲート６と、入力
信号Ｉの供給に応答して過電圧入力を検出したときトラ
ンスファゲート６を遮断する防護制御回路５とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は出力回路に関し、特
に出力端子に自己の電源電圧より高い電圧が印加される
低電圧動作の集積回路の出力回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路またはＢｉＣＭＯＳ回路か
ら成る集積回路（ＬＳＩ）の高集積度化，高速度化にと
もなうＭＯＳトランジスタのゲート長縮小化により動作
電源電圧が低下してきている。このため、この種の低電
圧動作のＬＳＩと通常動作電圧のＬＳＩとを組合せる場
合には、互いに電源電圧の異なるＬＳＩ間のインターフ
ェースが必要になってきている。従来のこの種の異電圧
の電源を用いるＬＳＩ間を接続する場合、低電圧動作Ｌ
ＳＩの出力回路は、自己の電源電圧以上の電位すなわち
過電圧が出力端子に印可された場合、高電位の相手側Ｌ
ＳＩから自ＬＳＩへの電流の流入を防止する過電圧防護
回路を備えることで自ＬＳＩの電源電圧・電流の変動を
抑圧している。
【０００３】従来の出力回路を回路図で示す図４を参照
すると、この従来の出力回路は、入力端が入力端子ＴＩ
にそれぞれ接続したインバータ１，２と、これらインバ
ータ１，２に駆動され出力端子ＴＯに駆動信号対応の出
力信号を出力する出力バッファ回路４と、出力端子ＴＯ
に過電圧が印加されたとき出力バッファ回路４を遮断し
て電流の流入を防止する防護回路７とを備える。
【０００４】出力バッファ回路４は、ソースが電源ＶＤ
Ｄにゲートがインバータ１の出力端にドレインが出力端
子ＴＯにそれぞれ接続されたＰＭＯＳ型トランジスタＰ
１と、ソースが接地ＧＮＤにゲートがインバータ２の出
力端にドレインが出力端子ＴＯにそれぞれ接続されたＮ
ＭＯＳ型トランジスタＮ６とを備える。
【０００５】防護回路７は、端子ａがインバータ１の出
力端に端子ｂが電源ＶＤＤに端子ｃがトランジスタＰ１
のウェルに端子ｄが入力端子ＴＩに端子ｅが出力端子Ｔ
Ｏにそれぞれ接続し、ソースが端子ａを経由してインバ
ータ１の出力端にゲートが端子ｂを経由して電源ＶＤＤ
にドレインが端子ｅにそれぞれ接続されたＰＭＯＳ型ト
ランジスタＰ１５と、ソースが端子ｂにゲートが端子ｅ
を経由して出力端子ＴＯにドレインとウェルとが共通接
続し端子ｃを経由してトランジスタＰ１のウェルとトラ
ンジスタＰ１５のウエルにそれぞれ接続されたＰＭＯＳ
型トランジスタＰ１６と、ソースが端子ａを経由してイ
ンバータ１の出力端にゲートが端子ｄを経由して入力端
子ＴＩにドレインとウェルとが共通接続しトランジスタ
Ｐ１６のウェルにそれぞれ接続されたＰＭＯＳ型トラン
ジスタＰ１７とを備える。
【０００６】次に、図４を参照して、従来の出力回路の
動作について説明すると、まず、出力バッファ回路４の
トランジスタＰ１がオン状態としかつトランジスタＮ６
がオフ状態とすることにより、出力端子ＴＯは電源ＶＤ
Ｄと等しい電位に維持できる。この状態において出力端
子ＴＯに電源ＶＤＤ以上の高電位（説明の便宜上ＶＰＰ
とする）が印加されると出力端子ＴＯからトランジスタ
Ｐ１を経由して電源ＶＤＤへの電流経路が発生し、電源
ＶＤＤの電位変動や電流変動を誘起する。
【０００７】防護回路７は上記電流経路の発生の防止の
ため、防護動作駆動用のトランジスタＰ１５を設け、ト
ランジスタＰ１のゲート電位を出力端子ＴＯと同電位に
保持することによりトランジスタＰ１を遮断させてい
る。この時にトランジスタＰ１，Ｐ１５の各々のウェル
電位を出力端子ＴＯと同電位に保持するためにトランジ
スタＰ１７を設け、また出力端子ＴＯが接地ＧＮＤの電
位の時に上記ウェル電位を電源ＶＤＤと同電位に保持す
るためにトランジスタＰ１６を設けている。
【０００８】すなわち、出力端子ＴＯに電源ＶＤＤ以上
の電位ＶＰＰが印加された場合、トランジスタＰ１５が
オンしトランジスタＰ１のゲートを出力端子ＴＯと同電
位にしてトランジスタＰ１をオンからオフに切換えるこ
とにより、出力端子ＴＯから電源ＶＤＤへの電流経路を
遮断し電位変動や電流変動を防止している。
【０００９】また、トランジスタＰ１，Ｐ１５，Ｐ１
６，Ｐ１７のウェル電位を出力端子ＴＯと同電位に保持
する役割を果たし、また出力端子ＴＯが接地ＧＮＤ電位
を出力している場合は、上記ウェル電位を電源ＶＤＤと
同電位に保持する役割を果たす。
【００１０】周知のように、ＰＭＯＳ型トランジスタは
ウェルの電位がソースの電位より低くなると、このトラ
ンジスタ自身のしきい値が変動するだけでなく、ソース
から基板への電流経路が生じ、トランジスタ自身の劣化
やこのトランジスタを用いた回路の消費電力の増加を生
ずるため、ウェル電位は常にソースの電位と同等にする
必要がある。
【００１１】しかしこの状態において、インバータ１は
トランジスタＰ１をオンにするため接地ＧＮＤ電位であ
るＬレベルを出力しトランジスタＰ１のゲートに供給し
ている。この結果、このインバータ１を経由し、電圧Ｖ
ＰＰにより出力端子ＴＯからトランジスタＰ１５を通り
抜けて接地ＧＮＤへ流れ込む電流を生ずる。特に高速動
作用の出力回路はトランジスタＰ１とインバータ１の構
成素子に対し大きいサイズを要求し、出力端子ＴＯから
接地ＧＮＤへの流入電流、すなわち消費電流は大きくな
り、消費電力の増大ばかりでなく、集積回路自身の接合
温度の上昇を招く。
【００１２】
【発明が解決しようとする課題】上述した従来の出力回
路は、出力バッファ回路の出力ＰＭＯＳトランジスタの
ゲートに供給する駆動用インバータの出力を接地電位レ
ベルとしてこの出力ＰＭＯＳトランジスタを導通させる
ので、上記インバータを経由し、出力端子から出力ＰＭ
ＯＳトランジスタの遮断時のゲート電位保持用すなわち
防護駆動用ＰＭＯＳトランジスタを通り抜けて接地ＧＮ
Ｄへ流れ込む電流を生じてしまい、特に高速動作用の出
力回路は上記出力用トランジスタ及びインバータに大サ
イズのものを用いるので、消費電力及び接合温度の上昇
要因となるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の出力回路は、入
力信号のハイおよびローの各レベルに応答して出力端子
に出力する出力信号をそれぞれ電源および接地の各レベ
ルにそれぞれスイッチする第１および第２のトランジス
タを含む出力バッファ回路と前記出力端子の電圧が前記
電源電圧より高い過電圧入力を検出して前記第１のトラ
ンジスタを遮断する防護回路とを備える出力回路におい
て、前記入力信号に対応した前記第１のトランジスタの
制御信号をスイッチするトランスファゲートと、前記入
力信号の供給に応答して前記過電圧入力を検出したとき
前記トランスファゲートを遮断する防護制御回路とを備
えて構成されている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素は共通の文字を付して同様に回路図で
示す図１を参照すると、この図に示す本実施の形態の出
力回路は、従来と共通のインバータ１，２と、出力バッ
ファ回路４と、防護回路７とに加えて、入力端が入力端
子ＴＩに接続されたインバータ３と、防護制御回路５
と、入力端をインバータ３の出力端に出力端を出力バッ
ファ回路４のトランジスタＰ１のゲートにそれぞれ接続
したトランスファゲート６とを備える。
【００１５】防護制御回路５は、ソースが電源ＶＤＤに
ゲートが入力端子ＴＩにそれぞれ接続されたＰＭＯＳ型
トランジスタＰ３と、ソースが電源ＶＤＤにゲートがイ
ンバータ３の出力端にそれぞれ接続されたＰＭＯＳ型ト
ランジスタＰ４と、ソースがトランジスタＰ４のドレイ
ンにゲートがトランスファゲート６の出力端とトランジ
ススタＰ１のゲートにドレインがトランジスタＰ３のド
レインにウェルがトランジスタＰ１のウェルにそれぞれ
接続されたトランジスタＰ２と、ソースがインバータ３
の出力端にゲートがトランジスタＰ２のゲートにドレイ
ンがトランジスタＰ２のドレインにそれぞれ接続された
ＮＭＯＳ型トランジスタＮ７とを備える。
【００１６】トランスファゲート６は、ゲートが出力端
子ＴＯにウェルがトランジスタＰ１のウェルにそれぞれ
接続されたＰＭＯＳ型トランジスタＰ５と、ゲートがト
ランジスタＰ２のドレインに接続されソースおよびドレ
インの各々がそれぞれトランジスタＰ５のソースおよび
ドレインに共通接続して入出力端としたＮＭＯＳ型トラ
ンジスタＮ８とを備える。
【００１７】防護回路７は、端子ａがトランスファゲー
ト６の出力端に接続する以外は前述の従来の出力回路と
同様の接続である。
【００１８】次に、図１を参照して本実施の形態の動作
について説明すると、入力端子ＴＩには振幅がほぼ接地
電位のＬレベルからほぼ電源ＶＤＤの電位のＨレベルま
での入力信号Ｉを供給する。ここで、入力信号ＩがＬレ
ベルからＨレベルに遷移する場合、トランジスタＰ３は
オンからオフに切換わり、インバータ１，２，３の出力
はＨレベルからＬレベルに変化するため、防護制御回路
４のトランジスタＰ４はオフからオンに、トランジスタ
Ｎ６はオンからオフにそれぞれ切換わる。このとき、ト
ランスファゲート６のトランジスタＰ５はまだオン状態
であるためインバータ１のＬレベル出力が出力バッファ
回路４のトランジスタＰ１のゲートに伝えられ、トラン
ジスタＰ１はオフからオンに切換わり出力端子ＴＯのレ
ベルをＬレベルからＨレベルに変化させる。同時に防護
制御回路４のトランジスタＰ２がオンし、トランジスタ
Ｎ８のオン状態すなわちトランスファゲート６の導通状
態を保つ。したがって出力端子ＴＯのレベルはＨレベル
を保持し、電源ＶＤＤと同電位のＨレベルを出力する。
【００１９】この状態において、出力端子ＴＯがインタ
ーフェースのため電源ＶＤＤより高い電源電圧ＶＰＰの
相手先ＬＳＩに接続されており、この相手先ＬＳＩから
電位ＶＰＰが端子ＴＯに印加される場合は、従来と同様
に、防護回路７のトランジスタＰ１５の機能によってト
ランジスタＰ１のゲート電圧を出力端子ＴＯと同電位に
することによりこのトランジスタＰ１を完全にオフし電
源ＶＤＤへの電流の流れ込みを阻止する。同時に防護制
御回路４のトランジスタＰ２がオフし、これによってト
ランスファゲート６のトランジスタＮ８のゲートには電
位が与えられずオンからオフに変化する。また、トラン
ジスタＮ８とパラレル接続したトランジスタＰ５は出力
端子ＴＯが上述したＬレベルからＨレベルへの変化の過
程で既にオフ状態となっている。また、防護制御回路４
のトランジスタＮ７はトランジスタＰ２がオフに遷移す
ると同時にトランジスタＮ８のゲートの蓄積電荷を引き
抜きこれを迅速に遮断状態にする役目を果たす。これに
より、トランジスタＰ５，Ｎ８すなわちトランスファゲ
ート６は完全に遮断状態となり、インバータ１がＬレベ
ルを出力しているにも関わらず、トランジスタＰ１を遮
断させるための防護回路７のトランジスタＰ１５，イン
バータ１を経由する電流経路が完全に遮断され、出力端
子ＴＯからの電流の流れ込みを阻止することができる。
【００２０】本実施の形態における防護回路７の動作を
さらに詳細に説明すると、まず、入力端子ＴＩにＨレベ
ルの入力信号Ｉが供給され、出力端子ＴＯからＨレベル
すなわち電ＶＤＤの出力信号Ｏが出力するとともに電源
ＶＤＤ以上の電位ＶＰＰが印加された場合は、ゲートに
電位ＶＰＰが印加されたトランジスタＰ１６はオフ状態
で、ゲートに電位ＶＤＤが印加されているトランジスタ
Ｐ１５はオン状態となる。このとき防護回路７の端子ａ
は電位ＶＰＰまで上昇するため、Ｈレベルの入力信号Ｉ
が直接ゲートに供給されるトランジスタＰ１７はオンし
端子ｃの電位はＶＰＰを保持する。すなわちトランジス
タＰ１，Ｐ２，Ｐ５，Ｐ１５，Ｐ１６，Ｐ１７の各々の
ウェル電位は出力端子ＴＯと同電位ＶＰＰに保持され
る。
【００２１】次に入力信号ＩがＬレベルとなり、出力端
子ＴＯにＬレベルすなわち接地ＧＮＤ電位を出力してい
る場合は、端子ＴＯに接続された端子ｅにＧＮＤ電位が
印加されるためゲートに電位ＶＤＤが印加されたトラン
ジスタＰ１５はオフ状態に、ゲートに電位ＧＮＤが印加
されたトランジスタＰ１６はオン状態となる。このとき
端子ｃは電位ＶＤＤとなり、すなわちトランジスタＰ
１，Ｐ２，Ｐ５，Ｐ１５，Ｐ１６，Ｐ１７の各々のウェ
ル電位は電源ＶＤＤと同電位に保持される。ここでＬレ
ベルの入力信号Ｉがゲートに印加されたトランジスタＰ
１７もオン状態を保持しており、また端子ａは、入力信
号Ｉのインバータ１により反転されたＨレベルが与えら
れるので、トランジスタＰ１７はオンし、端子ｃの電位
をＶＤＤに保持する。
【００２２】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に一部をブロックで示す図２を参照すると、本実施の形
態の前述の第１の実施の形態との相違点は、出力バッフ
ァ回路４の代りにコレクタが電源ＶＤＤにベースがトラ
ンジスタＰ１のソースにエミッタが出力端子ＴＯにそれ
ぞれ接続されたＮＰＮトランジスタＱ１と、入力端が入
力端子ＴＩに出力端がトランジスタＱ１のベースおよび
トランジスタＰ１のソースにそれぞれ接続されたバッフ
ァ回路８とをさらに含む出力バッファ回路４Ａを備える
ことである。
【００２３】図２を参照して本実施の形態の動作につい
て第１の実施の形態との相違点を説明すると、まず、入
力信号ＩがＬレベルからＨレベルに遷移した場合、防護
制御回路４のトランジスタＰ３はオンからオフに切換わ
り、インバータ１，２，３の各々の出力はＨレベルから
Ｌレベルに変化し、バッファ回路８の出力はＬレベルか
らＨレベルに変化するためトランジスタＰ４はオフから
オンに、トランジスタＮ６はオンからオフに、トランジ
スタＱ１はオフからオンにそれぞれ切換わる。第１の実
施の形態と同様にトランスファゲート６はまだ導通状態
であるためインバータ１のローレベル出力はトランジス
タＰ１のゲートに伝えられ、トランジスタＰ１はオフか
らオンに切換わる。同時にトランジスタＰ２がオンし、
トランスファゲート６の導通状態を保つ。したがって、
出力端子ＴＯのレベルはＬレベルからＨレベルに変化す
るが、トランジスタＱ１のベースとエミッタ間にはトラ
ンジスタＰ１のオンにより順方向電圧が与えられるため
非常に高速にオンに切換わる。さらに、このトランジス
タＰ１のオン状態の継続により、トランジスタＱ１の順
方向電圧分降下している出力端子ＴＯの出力レベルを電
源ＶＤＤと同電位まで上昇させる。
【００２４】この状態において、第１の実施の形態と同
様に、電源電圧が電源ＶＤＤより高い他集積回路から出
力端子ＴＯに電源ＶＤＤ以上の電圧が印加された場合、
防護回路７の機能によってトランジスタＰ１のゲート電
圧を出力端子ＴＯと同電位にすることによりトランジス
タＰ１は完全にオフし、バッファ回路８を介し電源ＶＤ
Ｄへの電流の流れ込みを阻止する。同時にトランジスタ
Ｐ２がオフし、これによってトランジスタＮ８のゲート
には電位が与えられずトランスファゲート６は導通状態
から遮断状態に変化する。これにより、端子ＴＯからの
電流経路が完全に遮断され、電流の流れ込みを阻止でき
る。
【００２５】本実施の形態は、出力端子ＴＯに接続する
負荷駆動素子はＮＰＮトランジスタＱ１であるため、第
１の実施の形態に対し極めて大きな負荷駆動能力を得る
ことができる。さらに、トランジスタＱ１を迅速にオフ
からオンに切換える場合にはトランジスタＰ１のオン抵
抗値は小さい程良好であるため、トランジスタＰ１の素
子サイズは小さい値で構成することが可能であり、これ
に伴いトランジスタＰ１のゲート駆動用のトランスファ
ゲート６のトランジスタＮ８，Ｐ５やインバータ１の素
子サイズを小さくすることができる。これにより、出力
回路を構成する素子占有面積を縮小するとともにより一
層の低消費電力化を可能とする。
【００２６】本発明の第１，第２の実施の形態と従来の
回路の各々の出力端子に対する過電圧印加時の電源電流
を示すシミュレーション特性図を示す図３（Ａ）を参照
すると、線Ａで示す従来回路は電源ＶＤＤ３．０Ｖに対
し、自身の電源電圧以上の電位が出力端子に印加された
場合、印加電圧にほぼ比例して消費電流が増大する。こ
れに対し線Ｂで示す第１，第２の実施の形態の回路は印
加電圧に対する消費電流の変化は全くなく、零に等しい
ことが明らかである。
【００２７】本発明の第２の実施の形態と従来の回路の
各々の出力波形を示すシミュレーション波形図を示す図
３（Ｂ）を参照すると、点線で示す本実施の形態の出力
波型は一点鎖線で示す従来の出力波形に対し遅延時間に
おいて約４６％の改善効果があり、十分な速度優位性が
あることが明らかである。
【００２８】
【発明の効果】以上説明したように、本発明の出力回路
は、入力信号に対応した出力トランジスタの制御信号を
スイッチするトランスファゲートと、入力信号の供給に
応答して過電圧入力を検出したとき上記トランスファゲ
ートを遮断する防護制御回路とを備えることにより、出
力端子に自集積回路の電源電圧以上の過電圧が印加され
た場合に、自電源への電流の流入を阻止するばかりでな
く、自接地への電流の流入を完全に遮断できるため、消
費電力を大幅に低減するとともに集積回路の各素子の接
合温度を大幅に低減できるという効果がある。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施の形態を示す回
路図である。
【図２】本発明の出力回路の第２の実施の形態を示す回
路図である。
【図３】本発明の第１，第２の実施の形態および従来の
各々の出力回路の出力端子に過電圧を印加したときの流
入電流を比較した特性図および出力波形を比較したシミ
ュレーション波形図である。
【図４】従来の出力回路の一例を示す回路図である。
【符号の説明】
１〜３ インバータ ４，４Ａ 出力バッファ回路 ５ 防護制御回路 ６ トランスファゲート ７ 防護回路 ８ バッファ回路 Ｐ１〜Ｐ５，Ｎ６〜Ｎ８，Ｐ１５〜Ｐ１７，Ｑ１ ト
ランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/04 Ｈ 27/088 27/06 １０１Ｐ Ｈ０３Ｋ 17/08 27/08 １０２Ｆ 19/003

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力信号のハイおよびローの各レベルに
    応答して出力端子に出力する出力信号をそれぞれ電源お
    よび接地の各レベルにそれぞれスイッチする第１および
    第２のトランジスタを含む出力バッファ回路と前記出力
    端子の電圧が前記電源電圧より高い過電圧入力を検出し
    て前記第１のトランジスタを遮断する防護回路とを備え
    る出力回路において、 前記入力信号に対応した前記第１のトランジスタの制御
    信号をスイッチするトランスファゲートと、 前記入力信号の供給に応答して前記過電圧入力を検出し
    たとき前記トランスファゲートを遮断する防護制御回路
    とを備えることを特徴とする出力回路。
  2. 【請求項２】 入力端が入力端子にそれぞれ接続しそれ
    ぞれ第１，第２，第３の反転入力信号を出力する第１，
    第２，第３のインバータを備え、 前記出力バッファ回路が、ソースを前記電源にゲートを
    前記第１のインバータの出力端にドレインが前記出力端
    子にそれぞれ接続した第１のＰチャネル型ＭＯＳトラン
    ジスタと、ソースを接地にゲートを前記第２のインバー
    タの出力端にドレインを前記出力端子にそれぞれ接続し
    た第１のＮチャネルＭＯＳ型トランジスタとを備え、 前記防護回路が、ソースを前記第１のインバータの出力
    端にゲートを前記電源にドレインを前記出力端子にそれ
    ぞれ接続した第３のＰチャネル型ＭＯＳトランジスタ
    と、ソースを前記電源にゲートを前記出力端子にドレイ
    ンとウェルとを共通接続し前記第１および第３のＰチャ
    ネル型ＭＯＳトランジスタの各々のウェルにそれぞれ接
    続した第４のＰチャネル型ＭＯＳトランジスタと、ソー
    スを前記第１のインバータの出力端にゲートを前記入力
    端子にドレインとウェルとを共通接続し前記第４のＰチ
    ャネル型ＭＯＳトランジスタのウェルにそれぞれ接続し
    た第５のＰチャネル型ＭＯＳトランジスタとを備え、 前記防護制御回路が、ソースを前記電源にゲートを前記
    入力端子にそれぞれ接続した第６のＰチャネル型ＭＯＳ
    トランジスタと、ソースを前記電源にゲートを前記第３
    のインバータの出力端にそれぞれ接続した第７のＰチャ
    ネル型ＭＯＳトランジスタと、ソースを前記第７のＰチ
    ャネル型ＭＯＳトランジスタのドレインにゲートを前記
    トランスファゲートの出力端と前記第１のＰチャネル型
    ＭＯＳトランジスタのゲートにドレインを前記第６のＰ
    チャネル型ＭＯＳトランジスタのドレインにウェルを前
    記第１のＰチャネル型ＭＯＳトランジスタのウェルにそ
    れぞれ接続した第８のＰチャネル型ＭＯＳトランジスタ
    と、ソースを前記第３のインバータの出力端にゲートを
    前記第８のＰチャネル型ＭＯＳトランジスタのゲートに
    ドレインを前記第８のＰチャネル型ＭＯＳトランジスタ
    のドレインにそれぞれ接続した第２のＮチャネル型ＭＯ
    Ｓトランジスタとを備え、 前記トランスファゲートが、ゲートを前記出力端子にウ
    ェルを前記第１のＰチャネル型ＭＯＳトランジスタのウ
    ェルにそれぞれ接続した第９のＰチャネル型ＭＯＳトラ
    ンジスタと、ゲートを前記第８のＰチャネル型ＭＯＳト
    ランジスタのドレインに接続しソースおよびドレインの
    各々をそれぞれ前記第９のＰチャネル型ＭＯＳトランジ
    スタのソースおよびドレインに共通接続して入力端およ
    び出力端とした第３のＮチャネル型ＭＯＳトランジスタ
    とＮＭＯＳ型トランジスタＮ８とを備えることを特徴と
    する請求項１記載の出力回路。
  3. 【請求項３】 前記出力バッファ回路が、コレクタを前
    記電源にベースを前記第１のＰチャネル型ＭＯＳトラン
    ジスタのソースにエミッタを前記出力端子にそれぞれ接
    続したＮＰＮ型トランジスタと、入力端を前記入力端子
    に出力端を前記ＮＰＮ型トランジスタのベースおよび前
    記第１のＰチャネル型ＭＯＳトランジスタのソースにそ
    れぞれ接続したバッファ回路とを備えることを特徴とす
    る請求項２記載の出力回路。
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