JP2001257574A - 過剰電圧除去検知機能を備えた過剰電圧保護回路 - Google Patents

過剰電圧除去検知機能を備えた過剰電圧保護回路

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JP2001257574A JP2001035763A JP2001035763A JP2001257574A JP 2001257574 A JP2001257574 A JP 2001257574A JP 2001035763 A JP2001035763 A JP 2001035763A JP 2001035763 A JP2001035763 A JP 2001035763A JP 2001257574 A JP2001257574 A JP 2001257574A
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Abstract

(57)【要約】 【課題】 プルアップ・トランジスタを流れる電流に影
響を与える過剰電圧条件を検出し、そのプルアップ・ト
ランジスタをオフさせる保護回路を提供すること。 【解決手段】 過剰電圧保護回路（３０）は、共通バス
（２０）に過剰電圧条件が存在している間、出力回路の
プルアップ・トランジスタを介して高電位供給レールに
流れる電流を阻止する。保護回路は、バスにおける電位
によって制御され保護されるべき出力回路の高電位供給
レールによって給電される第１の保護分岐（６０）と、
高電位供給レールによって制御されバス上の電位によっ
て給電される第２の保護分岐（７０）とを有する。過剰
電圧条件が生じると、第２の分岐が付勢され、第１の保
護分岐からの出力を規制する。過剰電圧条件が除去され
ると、第１の保護分岐の出力状態を直ちに変化させて、
プルアップ・トランジスタの動作条件が過剰電圧条件の
前と同じに維持される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、能動的な過剰電圧
保護を有する出力回路に関する。更に詳しくは、本発明
は、本発明は、出力回路と関連する信号電位を超える信
号電位を経験する可能性がある共通バスに結合された出
力を有する回路に関する。本発明は、過剰電圧保護機能
を有しており、更に、共通バス上の過剰電圧条件を検出
して過剰電圧条件を除去する手段とを有する出力制御回
路であり、この出力回路の出力信号は、過剰電圧条件か
らの変化を通じて維持されることが保証される。
【０００２】
【従来の技術】電気信号伝送回路は、所望の振幅及び強
度を有する電気信号を転送するのに用いられる。信号
は、能動デバイスを相互に結合するバスなどのインター
フェースによって、１つのサブシステムから別のサブシ
ステムまで転送される。能動デバイスが同じ電位で給電
されることはますます少なくなっている。すなわち、
５．０ボルトの公称レベルで給電されるもの、公称３．
３ボルトのもの、更には、２．２ボルトのものなどがあ
る。
【０００３】システムは、相互に近接して配置される場
合も、相互に離れて配置される場合もある。１つ又は複
数のバス接続を必要とする近接システム・インターフェ
ースの１つの例として、計算システムの内部で１つのプ
リント回路ボードを別のプリント回路ボードに、バック
プレーン・バスなどを介して結合する場合がある。１つ
又は複数のバス接続を必要とする遠隔システム・インタ
ーフェースの１つの例としては、１つの計算システムを
別の計算システムに、実際は音声／データ・バスである
電話伝送線路などを介して結合する場合がある。より一
般的には、ある地点から別の地点まで電気信号を転送す
るのに用いられるシステムは、どのようなシステムであ
っても、デジタルでもアナログでも、転送が希望する場
合には可能な限り滑らかに生じることを確実にする何ら
かの構成を必要とする。
【０００４】従って、信号伝送回路を用いることによっ
て、電気信号が可能な限り正確かつ迅速に転送されるこ
とを確実にする。例えば、半導体構造などのソリッドス
テート・デバイスを用いて、信号の伝搬が確立される。
特に、金属酸化物半導体（ＭＯＳ）能動デバイスが、こ
の目的のために用いられることが多い。相補的ＭＯＳ
（ＣＭＯＳ）構成においてＰ型のＭＯＳ構造（ＰＭＯ
Ｓ）構造がＮ型のＭＯＳ（ＮＭＯＳ）構造と組み合わさ
れて用いられるときには、論理ハイ及び論理ロー信号
が、この回路の中を伝搬する。ＣＭＯＳ出力回路では、
ＰＭＯＳトランジスタは、オンであるときには、ＣＭＯ
Ｓベースの出力回路の出力において論理ハイを確立する
プルアップ・トランジスタである。ＰＭＯＳトランジス
タがオフでありＮＭＯＳトランジスタがオンであるとき
には、ＮＭＯＳトランジスタは、ＣＭＯＳベースの出力
回路の出力において論理ローを確立するプルダウン・ト
ランジスタとして作用する。ＣＭＯＳベースのロジック
では、例えば、論理ハイは、（電源が５．０ボルトの場
合）公称５．０ボルトの電位と、（電源が３．３ボルト
の場合）公称３．３ボルトの電位とに対応し、他方で、
論理ローは、グランド（ＧＮＤ）すなわち０．０ボルト
に実質的に等しい。
【０００５】以上で述べたハイ及びロー信号に関連する
電位は、理想値である。実際、ハイ及びローは、上述し
た値と関連する電位の範囲に含まれる。従って、３．３
ボルトの電源の場合に、ハイ信号が例えば２．６ボルト
で供給されたり、ロー信号が実際には０．７ボルトに対
応することもある。回路に給電するのに用いられる電源
電位がＧＮＤに近づくと、これらのデバイスに与えられ
る電位の変動がより重要になる。例えば、３．３ボルト
の電源によって給電されており、５．０ボルトで給電さ
れている能動デバイスにも結合されている共通バスに結
合された出力を有するＰＭＯＳトランジスタは、著しい
過剰電圧事象を経験することがある。すなわち、バスが
５．０ボルトの公称電位に支配されることにより、ＰＭ
ＯＳトランジスタのドレインは、そのソース及びバルク
（バック・ゲート）の電位よりもかなり高い電位を有す
ることになる。これらの電位は、一般的には、同一であ
るべきものである。その結果、バスからプルアップ・ト
ランジスタの電源に望んでいない電流が流れることにな
る。更に、プルアップ・トランジスタのドレインに著し
い過剰電圧条件が存在すると、そのプルアップ・トラン
ジスタは、オフであると予想されるにもかかわらず、予
期せずにオンになってしまうことがあり得る。従って、
出力回路の出力に過剰電圧条件が存在している間であっ
ても、プルアップ・トランジスタがその選択された状態
に確実に維持されることが重要である。
【０００６】過剰電圧条件の間のこの電位問題に対処す
るために、過剰電圧検知回路が、プルアップ・トランジ
スタをその選択された状態に維持する手段として開発さ
れてきた。Martin他への米国特許第５，６５４，８５８
号では、この条件に対する解決策が開示されている。特
に、Martin特許には、プルアップ・トランジスタのゲー
トに電源電位とバス電位との大きい方と一致する電位を
与える擬似的な供給レールが開示されている。そのよう
にして、このトランジスタのオフ状態が保証されてい
る。別の実施例では、Martin特許は、バスにおける過剰
電圧信号がプルアップ・トランジスタを通過して戻るこ
とを阻止することを意図している阻止（ブロック）用の
サブ回路も開示している。
【０００７】不運なことに、Martin特許やそれ以外の過
剰電圧保護デバイスは、一般に、信号の伝搬速度を低下
させそれ以外にもチップ空間を消費する補助的なデバイ
スの形成及び動作に依存する。過剰電圧問題へのかなり
簡単な解決策として、出力ノードとグランドとの間にセ
ンス・インバータを結合することがある。このセンス・
インバータは、過剰電圧条件を検出して、その条件に付
随するより高い電位を、保護されるべきプルアップ・ト
ランジスタのドレインから引き離す。特に、このセンス
・インバータは、プルアップ・トランジスタをオフに
し、バスに接続されている出力ノードからプルアップ・
トランジスタへの電源に電流が流れないことを保証す
る。そのような導通は、バスにおける電位がＰＭＯＳト
ランジスタのスレショルド・ターンオン電圧Ｖtを超え
るときに生じるように設計されている。
【０００８】しかし、このようなセンス・デバイスは、
過剰電圧条件の間バスから出力回路の高電位電源への電
流を阻止するという目的を達成するのではあるが、同時
に、望ましくない特性も有している。たしかに、出力回
路の出力ノードに結合されたセンス・インバータは、過
剰電圧条件の間、保護を与えてくれる。しかし、プルア
ップ・トランジスタがオンでありその電源電位と関連す
る論理ハイの電位ＶOHを維持することを求められるとき
に、バスからの過剰電圧条件の除去は直ちには検出され
ず、プルアップ・トランジスタはオフ（保護）状態に維
持される。従って、センス回路がプルアップ・トランジ
スタの状態をオフ状態に制御し続ける間のラグが存在す
る。この制御が取り除かれたときにだけ、プルアップ・
トランジスタはオン状態に戻り、論理ハイ信号をバスま
で伝搬させる。このような遅延は望ましくない。特に、
半導体デバイスの動作における一般的な目的がより高速
な伝搬であるのだから、望ましくないのである。更に、
このような条件の下では、状態を外れた論理状態が生じ
る可能性もあり、これも望ましくない事態である。
【０００９】従って、必要とされているのは、プルアッ
プ・トランジスタを流れる電流に影響を与える過剰電圧
条件を検出し、そのプルアップ・トランジスタをオフさ
せる保護回路である。また、必要とされているのは、過
剰電圧条件がいつ取り除かれたかを検出する過剰電圧保
護機能を備えた保護回路である。更に、必要とされてい
るのは、過剰電圧条件の除去を検出してプルアップ・ト
ランジスタを再びオンにさせる際の遅延を最小化する保
護回路である。
【００１０】
【発明の概要】本発明の目的は、プルアップ・トランジ
スタを流れる電流に影響を与える過剰電圧条件を検出
し、そのプルアップ・トランジスタをオフさせる保護回
路を提供することである。本発明の別の目的は、過剰電
圧条件がいつ除去されたかを検出する過剰電圧保護機能
を備えた保護回路を提供することである。本発明の更に
別の目的は、過剰電圧条件の除去を検出してプルアップ
・トランジスタを再びオンにさせる際の遅延を最小化す
る保護回路を提供することである。
【００１１】以上の及びそれ以外の目的は、本発明にお
いて達成される。本発明とは、過剰電圧条件が原因とな
って生じる出力回路動作へのインパクトを最小化するよ
うに設計された出力回路保護回路である。この保護回路
は、保護される出力回路のプルアップ・トランジスタと
バスに結合されているその回路の出力ノードとの間に結
合することができる。バスは、保護される出力回路に関
連する電源を超える電源を有する他の回路に結合されて
いることもある。センス回路とプルアップ・トランジス
タとプルダウン・トランジスタとに結合されている論理
制御は、過剰電圧条件が生じるとプルアップ・トランジ
スタをオフにするように作用するセンス回路からの信号
に基づいて、信号を発生する。これは、そのトランジス
タのゲートをセンス回路によって検知されたより高い電
位に駆動することによってなされる。
【００１２】保護回路は、第１の保護分岐と第２の保護
分岐とを含み、これらは共に、出力ノードにおける電位
がその出力回路の供給電位にＶtを加えた値をいつ超え
るかを検知する。更に、これらの保護分岐は、共に、タ
ーンオフ信号をプルアップ・トランジスタに送るように
作用する。過剰電圧条件が減少すると、これら２つの分
岐は、出力ノードの電位が高電位供給レールの電位から
Ｖtを引いた値に等しい電位に達するときにプルアップ
・トランジスタを仮想的に再びオンさせるように作用す
る。
【００１３】第１の保護分岐は、好ましくは、保護され
る出力回路のプルアップ・トランジスタのゲートの条件
を制御するのに用いられるセンス信号出力を伝搬する出
力を含む。第１の保護分岐は、バス接続された出力信号
によって制御される成分を含み、保護される回路の高電
位レールによって供給される。他方で、第２の保護分岐
は、同じ高電位レールによって制御される成分を含み、
バス接続された出力信号の電位によって供給される。こ
れらの分岐は、両者で、一方の分岐が過剰電圧条件に対
する出力センス信号を制御し他方の分岐がその条件が存
在しないときにそうであるという点で、コンパレータを
して作用する。過剰電圧条件が存在しないときには、第
１の分岐は、保護回路が出力するセンス信号がプルアッ
プ・トランジスタの通常の動作に干渉しないことを保証
する。出力ノードが高電位レールの電位にスレショルド
降下を加えた値を超えるときには、第２の保護分岐が動
作を開始してプルアップ・トランジスタを強制的にオフ
にする論理信号の出力を制御する。
【００１４】第１の保護分岐の電位降下成分は、過剰電
圧条件が存在しなくなると直ちに保護回路がプルアップ
・トランジスタを再びオンにするのに用いる手段を提供
する。特に、電位降下成分は、好ましくは、出力ノード
における電位が変化する際にその電位変化をトラッキン
グする抵抗性デバイスである。スレショルド電位の変化
がＭＯＳトランジスタの状態を変化させるのに十分な値
に達すると直ちに、保護回路によって出力されるセンス
信号はプルアップ・トランジスタを再びオンするように
作用する。これが生じる速度は、現在の過剰電圧保護デ
バイスを用いた場合よりも、はるかに高速である。
【００１５】本発明による過剰電圧保護回路は、過剰電
圧の検出が生じる時に保護される回路のプルアップ・ト
ランジスタをオンさせる信号を発生する１対の保護分岐
を含む。これらはまた、過剰電圧条件が存在しなくなる
とプルアップ・トランジスタを再びオンにするように作
用する。本発明の以上の及びそれ以外の効果は、以下の
詳細な説明、添付の図面及び冒頭の特許請求の範囲を検
討することによって明らかになるはずである。
【００１６】
【発明の実施の形態】プルアップＰＭＯＳトランジスタ
Ｍ１とプルダウンＮＭＯＳトランジスタＭ２とを有する
出力回路１０が共通バス２０に結合されている様子が、
図１に示されている。出力回路１０は、出力ノードＯＵ
Ｔを介してバス２０に伝送される電気信号を受け取る入
力ノードＩＮを含む。トランジスタＭ１は、制御論理ゲ
ート１００を介してＩＮに結合されたゲートと、高電位
電力レールＶCCに結合されたソースと、ＯＵＴに結合さ
れたドレインと、やはり制御ゲート１００に結合された
バルク領域とを有している。トランジスタＭ２は、制御
ゲート１００を介してＩＮに結合されたゲートと、低電
位電力レールＧＮＤに結合されたソースと、ＯＵＴに結
合されたドレインとを有している。回路２０は、更に、
論理ゲート１００を介してＭ１のゲートと出力ノードＯ
ＵＴとに結合された過剰電圧保護回路３０を含む。図１
では出力回路１０はＭＯＳベースの出力デバイスとして
示されているが、本発明による保護回路３０には、バイ
ポーラ又はＭＯＳ・バイポーラ混合型の出力回路を用い
ることもできる。ただし、その場合には、過剰電圧条件
がＯＵＴに存在する間を含めて希望するときにＶOHを維
持することが必要となる。
【００１７】本発明の目的のためには、論理ゲート１０
０は、２つの信号電位の高い方を比較しその信号をトラ
ンジスタＭ１のゲートまで送るのに適した任意の種類の
論理制御デバイスであり得る。このようにして、回路３
０からの検知された信号は、信頼性をもってＭ１のゲー
トまで送られ、出力ノードＯＵＴに過剰電圧条件が存在
するとそのトランジスタをオフにすることが保証され
る。そのために、論理制御ゲート１００はＯＵＴにも結
合され、それによって、このノードに付随する電位を検
知し比較する。
【００１８】更に図１を参照すると、出力回路１０と共
に保護回路３０を設けることによって、バス２０上の電
位がＶCCと関連する電位を超えるときに、バス２０にお
ける過剰電圧事象がバス２０に結合された出力ノードＯ
ＵＴからＶCCに向かう電流を生じさせることを阻止する
ことが好ましい。これは、例えば、ブロック４０及び５
０によって表されるような１つ又は複数の回路がＶCCと
関連する電位よりも高い電位を有する電源によって給電
されるときに、生じることがある。保護回路３０は、そ
のような過剰電圧条件がＯＵＴに存在する間はＭ１がオ
フであり、過剰電圧がバス２０から除去されると可能な
限り直ぐにオンに戻ることを保証するように設計され
る。
【００１９】図２に図解されているように、本発明によ
る過剰電圧保護回路３０は、第１の保護分岐６０と第２
の保護分岐７０とを含んでいる。第１の分岐６０は、Ｖ
CCによって給電され、バス２０に結合された出力ノード
ＯＵＴからの信号によって制御されている。第１の分岐
６０の出力は、制御ゲート１００を介してＳＥＮＳＥＯ
ＵＴにおいてＭ１のゲートに結合されている。第２の分
岐７０は、バス２０に結合された出力ノードＯＵＴから
の信号によって給電され、ＶCCによって制御されてい
る。第２の分岐７０の出力は、第１の分岐６０に結合さ
れており、ＯＵＴにおける電位がＶCCの電位を超える
と、第２の分岐７０が第１の分岐６０を付勢して、保護
回路３０によって論理ゲート１００まで伝送される出力
信号を変更するようになっている。第１の分岐６０及び
第２の分岐７０は、更に、ＯＵＴにおける電位がＶCCの
値に近いレベルまで低下すると、第２の分岐７０はもは
や動作せず、ＯＵＴに過剰電圧条件が存在しないときに
は第１の分岐６０の出力が元の条件に戻るように、設計
されている。
【００２０】過剰電圧保護回路３０の好適な設計が、図
３に図解されている。保護回路３０は、第１の分岐６０
において、抵抗Ｒ１などの抵抗素子と並列に結合された
ＰＭＯＳトランジスタＭ３と、Ｍ３及びＲ１と直列に結
合されたＮＭＯＳトランジスタＭ４とを含んでいる。ト
ランジスタＭ３は、ＯＵＴに結合されたゲートと、Ｖ CC
に結合されたソースと、回路１０のプルアップ・トラン
ジスタＭ１のゲートに結合されたノードＡにおいて第１
の分岐６０の出力であるドレインとを有している。抵抗
Ｒ１は、ＶCCに結合された高電位ノードと、ノードＡに
結合された低電位ノードとを有する。トランジスタＭ４
は、ＧＮＤに結合されたソースと、ノードＡに結合され
たドレインと、ノードＢにおいて第２の分岐７０の出力
に結合されたゲートとを有する。
【００２１】更に図３を参照すると、第２の分岐７０
は、ＮＭＯＳトランジスタＭ６と直列に結合されたＰＭ
ＯＳトランジスタＭ５を含む。抵抗Ｒ２によって表され
ているオプショナルな電流制限抵抗を、必要であると考
えられるときには、第２の分岐７０の２つのトランジス
タの間に挿入することもできる。トランジスタＭ５は、
ＶCCに結合されたゲートと、ＯＵＴに結合されたソース
とを有する。更に、Ｍ５のドレインは、ノードＢ、第２
の分岐７０の出力又はオプショナルな電流制限抵抗Ｒ２
の高電位ノード、のいずれかに結合されている。トラン
ジスタＭ５は、更に、過剰電圧検知プロセスの一部とし
て、制御論理ゲート１００に結合されたバルクを有して
いる。トランジスタＭ６は、ダイオード接続されたトラ
ンジスタであり、そのゲートとドレインとはノードＢに
結合され、そのソースはＧＮＤに結合されている。
【００２２】動作においては、図３の過剰電圧保護回路
３０は、プルアップ・トランジスタＭ１のゲートと図１
の出力ノードＯＵＴとの間に結合されるときには、Ｍ１
がオンであってＯＵＴにおいて過剰電圧条件が存在する
間、ＯＵＴからＶCCへの電流を阻止する。ＩＮからのＭ
１のゲートにおける制御信号が論理ハイであるときに
は、Ｍ１はオフであり、過剰電圧電流の流れは生じな
い。しかし、ＩＮが論理ローであって、従って、Ｍ１が
通常のように導通しているときには、ＯＵＴにおける過
剰電圧条件のために、ＶCCまでの望ましくない電流が生
じてしまう。Ｍ１のゲートがローであり、ＯＵＴに過剰
電圧条件が存在しないときには、トランジスタＭ３及び
Ｍ５はオフである。Ｍ５がオフであるから、トランジス
タＭ４及びＭ６もまたオフであり、ノードＡ、制御ロジ
ック１００に結合された保護回路３０の出力、従って、
Ｍ１のゲートにおける電位は、単に、ＶCCに関連する電
位からＲ１の両端での電圧降下分を減算した値である。
ノードＡとＳＥＮＳＥＯＵＴノードとの間に結合された
インバータＩＶ１は、従って、Ｍ１のゲートに転送され
る論理ロー信号を運ぶ。ＩＶは、この回路において、Ｖ
CCの電位と関連する電位とＯＵＴとの高い方によって給
電されるように、結合されていなければならないことに
注意すべきである。これは、制御ゲート１００と類似す
る論理ゲートを用いて達成することができる。
【００２３】ＯＵＴにおける信号電位が少なくともＭＯ
Ｓトランジスタのスレショルド電位だけＶCCの電位を超
えるときには、トランジスタＭ３はオフのままであり、
トランジスタＭ５はオンになり、従って、トランジスタ
Ｍ４及びＭ６もまたオンになる。その結果、ノードＡに
おける電位は、ＧＮＤ電位まで下がる。論理ハイが、イ
ンバータＩＶ１と論理ゲート１００とを介してＭ１のゲ
ートに与えられ、それによって、このプルアップ・トラ
ンジスタをオフにし、従って、ＯＵＴからＶCCへの電流
を阻止する。ＯＵＴにおける過剰電圧条件が取り除かれ
ると、トランジスタＭ５は直ちにオフになり、ノードＡ
と関連する電位は直ちに、ＶCCからＲ１の両端での電圧
降下分を減じた値まで上昇する。Ｍ１のゲートまで送ら
れた信号によって、その直後にこのトランジスタをオン
にし、出力回路１０の通常動作条件が、従来技術による
過剰電圧保護デバイスを用いる場合よりもはるかに速
く、再び生じる。重要なことであるが、これによって、
出力回路１０によって伝送される論理ハイが過剰電圧保
護条件が終了したときに維持されているから、信号の連
続性が失われない。
【００２４】図３の過剰電圧保護回路３０を用いること
による効果を、図４の波形において見ることができる。
図４は、バスに結合された出力回路の応答のシミュレー
ションを表している。ここで、出力回路は、従来技術に
よる過剰電圧保護回路と、本発明による過剰電圧保護回
路３０とを含んでいる。従来技術と本発明による保護回
路１０とによって保護される出力回路へのＯＵＴに関連
する電位が、公称２．２ボルトの電源によって給電され
るプルアップ・トランジスタに対する曲線８０によって
表されている。曲線９０は、過剰電圧条件が生じるとき
にプルアップ・トランジスタをオフにするように作用す
る保護回路の出力を表している。従来技術による保護回
路と本発明による保護回路１０とは、共に、ＯＵＴにお
ける電位が迅速に約５．０ボルトに達すると、実質的に
同じ時間周期で応答する。
【００２５】過剰電圧条件が６．０ボルトを超えるハイ
の値から低下すると、これら２つの保護回路の応答は、
著しく異なるようになる。特に、ＯＵＴにおける電位が
約２．０ボルトまで低下すると、曲線１１０によって表
されている保護回路１０の出力は切り替わり、プルアッ
プ・トランジスタＭ１を元のようにオンにすることによ
ってＯＵＴの出力が約２．０ボルトに維持されるように
する。この約２．０ボルトという値は、曲線１２０によ
って表されるＯＵＴにおいて望まれる論理ハイ信号と等
しい。他方で、曲線１３０によって表される従来技術に
よる保護回路の出力は、このプルアップ・トランジスタ
を過剰電圧条件からの変化が生じる間オフに維持するよ
うな状態に維持される。ＯＵＴにおける電位が約０．０
ボルト、すなわち論理ロー条件まで低下すると、従来技
術による保護回路は、ＯＵＴにおける電位が論理ハイと
等しい値になるように上向きに変化し始めるように、反
応を開始するだけである。これに対して、本発明による
保護回路１０は、従来技術による保護回路よりもほぼ６
０ナノ秒速く反応する。結果的に、ＯＵＴにおける過剰
電圧条件の前、その間、その後を通じて、ＶOHは維持さ
れる。
【００２６】以上では本発明を特例の実施例を参照しな
がら説明したが、冒頭の特許請求の範囲に含まれるすべ
ての修正例及び均等物をカバーすることが意図されてい
る。
【図面の簡単な説明】
【図１】本発明による過剰電圧保護回路が共通バスに結
合された出力回路に結合されている様子を示す簡略化さ
れた回路図である。
【図２】本発明による過剰電圧保護回路をブロック形式
で示している簡略化された回路図である。
【図３】本発明による過剰電圧保護回路の好適実施例の
簡略化された回路図である。
【図４】本発明による過剰電圧保護回路の動作特性を従
来技術による過剰電圧保護回路と比較している波形図で
ある。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 プルアップ・トランジスタと高電位供給
    レールと低電位供給レールと出力ノードとを有する出力
    回路の出力状態を維持する過剰電圧保護回路であって、
    前記出力ノードに過剰電圧が存在するときに前記出力ノ
    ードから前記高電位供給レールへの電流を阻止するよう
    に設計されている過剰電圧保護回路において、 ａ）高電位供給レールによって供給され、前記プルアッ
    プ・トランジスタのゲートに結合された出力ノードを含
    む第１の保護分岐と、 ｂ）前記出力ノードと関連する電位によって供給され前
    記高電位供給レールによって制御され、前記第１の保護
    分岐に結合された出力ノードを含む第２の保護分岐と、 を備えており、前記出力回路の前記出力ノードに過剰電
    圧条件が存在するときには、前記第２の保護分岐が付勢
    され、前記第１の保護分岐の出力条件を切り換えて、前
    記プルアップ・トランジスタをオフにすることを特徴と
    する過剰保護回路。
  2. 【請求項２】 請求項１記載の回路において、前記第１
    の保護分岐は、 ａ）前記高電位供給レールに結合された高電位ノードと
    前記出力回路の前記出力ノードに結合された制御ノード
    と前記第１の保護分岐の前記出力ノードに結合された低
    電位ノードとを有する第１のトランジスタと、 ｂ）前記第１のトランジスタに並列に結合された抵抗デ
    バイスと、 ｃ）前記低電位供給レールに結合された低電位ノードと
    前記第１の保護分岐の前記出力ノードに結合された高電
    位ノードと前記第２の保護分岐の前記出力ノードに結合
    された制御ノードとを有する第２のトランジスタと、 を含むことを特徴とする回路。
  3. 【請求項３】 請求項２記載の回路において、前記第２
    の保護分岐は、 ａ）前記出力回路の前記出力ノードに結合された高電位
    ノードと前記高電位供給レールに結合された制御ノード
    と前記第２の保護分岐の前記出力ノードに結合された低
    電位ノードとを有する第１のトランジスタと、 ｂ）前記低電位供給レールに結合された低電位ノードと
    制御ノードと前記第２の保護分岐の前記出力ノードに結
    合された高電位ノードとを有する第２のトランジスタ
    と、 を含むことを特徴とする回路。
  4. 【請求項４】 請求項３記載の回路において、前記第１
    の保護分岐の前記第１のトランジスタと前記第２の保護
    分岐の前記第１のトランジスタとはＰＭＯＳトランジス
    タであることを特徴とする回路。
  5. 【請求項５】 請求項４記載の回路において、前記第１
    の保護分岐の前記第２のトランジスタと前記第２の保護
    分岐の前記第２のトランジスタとはＮＭＯＳトランジス
    タであることを特徴とする回路。
  6. 【請求項６】 請求項５記載の回路において、前記第１
    の保護分岐の前記抵抗デバイスは抵抗であることを特徴
    とする回路。
  7. 【請求項７】 請求項６記載の回路において、前記第１
    の保護分岐の前記出力ノードと前記プルアップ・トラン
    ジスタのゲートとの間に結合されたインバータを更に備
    えていることを特徴とする回路。
  8. 【請求項８】 請求項７記載の回路において、前記第２
    の保護分岐の前記第１のトランジスタと前記第２のトラ
    ンジスタとの間に結合された電流を制限する抵抗を更に
    備えていることを特徴とする回路。
  9. 【請求項９】 請求項１記載の回路において、前記プル
    アップ・トランジスタのゲートと前記第１の保護分岐の
    前記出力との間に結合された制御論理ゲートを更に備え
    ており、前記制御論理ゲートは、前記高電位供給レール
    の電位と前記出力ノードの電位との高い方を前記プルア
    ップ・トランジスタのゲートに与えるように設計されて
    いることを特徴とする回路。
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