JP4780840B2

JP4780840B2 - 過剰電圧除去検知機能を備えた過剰電圧保護回路

Info

Publication number: JP4780840B2
Application number: JP2001035763A
Authority: JP
Inventors: デービッド・ピー・モリル
Original assignee: フェアチャイルド・セミコンダクター・コーポレーション
Priority date: 2000-02-10
Filing date: 2001-02-13
Publication date: 2011-09-28
Anticipated expiration: 2021-02-13
Also published as: US6344958B1; JP2001257574A

Description

【０００１】
【発明の属する技術分野】
本発明は、能動的な過剰電圧保護を有する出力回路に関する。更に詳しくは、本発明は、本発明は、出力回路と関連する信号電位を超える信号電位を経験する可能性がある共通バスに結合された出力を有する回路に関する。本発明は、過剰電圧保護機能を有しており、更に、共通バス上の過剰電圧条件を検出して過剰電圧条件を除去する手段とを有する出力制御回路であり、この出力回路の出力信号は、過剰電圧条件からの変化を通じて維持されることが保証される。
【０００２】
【従来の技術】
電気信号伝送回路は、所望の振幅及び強度を有する電気信号を転送するのに用いられる。信号は、能動デバイスを相互に結合するバスなどのインターフェースによって、１つのサブシステムから別のサブシステムまで転送される。能動デバイスが同じ電位で給電されることはますます少なくなっている。すなわち、５．０ボルトの公称レベルで給電されるもの、公称３．３ボルトのもの、更には、２．２ボルトのものなどがある。
【０００３】
システムは、相互に近接して配置される場合も、相互に離れて配置される場合もある。１つ又は複数のバス接続を必要とする近接システム・インターフェースの１つの例として、計算システムの内部で１つのプリント回路ボードを別のプリント回路ボードに、バックプレーン・バスなどを介して結合する場合がある。１つ又は複数のバス接続を必要とする遠隔システム・インターフェースの１つの例としては、１つの計算システムを別の計算システムに、実際は音声／データ・バスである電話伝送線路などを介して結合する場合がある。より一般的には、ある地点から別の地点まで電気信号を転送するのに用いられるシステムは、どのようなシステムであっても、デジタルでもアナログでも、転送が希望する場合には可能な限り滑らかに生じることを確実にする何らかの構成を必要とする。
【０００４】
従って、信号伝送回路を用いることによって、電気信号が可能な限り正確かつ迅速に転送されることを確実にする。例えば、半導体構造などのソリッドステート・デバイスを用いて、信号の伝搬が確立される。特に、金属酸化物半導体（ＭＯＳ）能動デバイスが、この目的のために用いられることが多い。相補的ＭＯＳ（ＣＭＯＳ）構成においてＰ型のＭＯＳ構造（ＰＭＯＳ）構造がＮ型のＭＯＳ（ＮＭＯＳ）構造と組み合わされて用いられるときには、論理ハイ及び論理ロー信号が、この回路の中を伝搬する。ＣＭＯＳ出力回路では、ＰＭＯＳトランジスタは、オンであるときには、ＣＭＯＳベースの出力回路の出力において論理ハイを確立するプルアップ・トランジスタである。ＰＭＯＳトランジスタがオフでありＮＭＯＳトランジスタがオンであるときには、ＮＭＯＳトランジスタは、ＣＭＯＳベースの出力回路の出力において論理ローを確立するプルダウン・トランジスタとして作用する。ＣＭＯＳベースのロジックでは、例えば、論理ハイは、（電源が５．０ボルトの場合）公称５．０ボルトの電位と、（電源が３．３ボルトの場合）公称３．３ボルトの電位とに対応し、他方で、論理ローは、グランド（ＧＮＤ）すなわち０．０ボルトに実質的に等しい。
【０００５】
以上で述べたハイ及びロー信号に関連する電位は、理想値である。実際、ハイ及びローは、上述した値と関連する電位の範囲に含まれる。従って、３．３ボルトの電源の場合に、ハイ信号が例えば２．６ボルトで供給されたり、ロー信号が実際には０．７ボルトに対応することもある。回路に給電するのに用いられる電源電位がＧＮＤに近づくと、これらのデバイスに与えられる電位の変動がより重要になる。例えば、３．３ボルトの電源によって給電されており、５．０ボルトで給電されている能動デバイスにも結合されている共通バスに結合された出力を有するＰＭＯＳトランジスタは、著しい過剰電圧事象を経験することがある。すなわち、バスが５．０ボルトの公称電位に支配されることにより、ＰＭＯＳトランジスタのドレインは、そのソース及びバルク（バック・ゲート）の電位よりもかなり高い電位を有することになる。これらの電位は、一般的には、同一であるべきものである。その結果、バスからプルアップ・トランジスタの電源に望んでいない電流が流れることになる。更に、プルアップ・トランジスタのドレインに著しい過剰電圧条件が存在すると、そのプルアップ・トランジスタは、オフであると予想されるにもかかわらず、予期せずにオンになってしまうことがあり得る。従って、出力回路の出力に過剰電圧条件が存在している間であっても、プルアップ・トランジスタがその選択された状態に確実に維持されることが重要である。
【０００６】
過剰電圧条件の間のこの電位問題に対処するために、過剰電圧検知回路が、プルアップ・トランジスタをその選択された状態に維持する手段として開発されてきた。Martin他への米国特許第５，６５４，８５８号では、この条件に対する解決策が開示されている。特に、Martin特許には、プルアップ・トランジスタのゲートに電源電位とバス電位との大きい方と一致する電位を与える擬似的な供給レールが開示されている。そのようにして、このトランジスタのオフ状態が保証されている。別の実施例では、Martin特許は、バスにおける過剰電圧信号がプルアップ・トランジスタを通過して戻ることを阻止することを意図している阻止（ブロック）用のサブ回路も開示している。
【０００７】
不運なことに、Martin特許やそれ以外の過剰電圧保護デバイスは、一般に、信号の伝搬速度を低下させそれ以外にもチップ空間を消費する補助的なデバイスの形成及び動作に依存する。過剰電圧問題へのかなり簡単な解決策として、出力ノードとグランドとの間にセンス・インバータを結合することがある。このセンス・インバータは、過剰電圧条件を検出して、その条件に付随するより高い電位を、保護されるべきプルアップ・トランジスタのドレインから引き離す。特に、このセンス・インバータは、プルアップ・トランジスタをオフにし、バスに接続されている出力ノードからプルアップ・トランジスタへの電源に電流が流れないことを保証する。そのような導通は、バスにおける電位がＰＭＯＳトランジスタのスレショルド・ターンオン電圧Ｖ_tを超えるときに生じるように設計されている。
【０００８】
しかし、このようなセンス・デバイスは、過剰電圧条件の間バスから出力回路の高電位電源への電流を阻止するという目的を達成するのではあるが、同時に、望ましくない特性も有している。たしかに、出力回路の出力ノードに結合されたセンス・インバータは、過剰電圧条件の間、保護を与えてくれる。しかし、プルアップ・トランジスタがオンでありその電源電位と関連する論理ハイの電位Ｖ_OHを維持することを求められるときに、バスからの過剰電圧条件の除去は直ちには検出されず、プルアップ・トランジスタはオフ（保護）状態に維持される。従って、センス回路がプルアップ・トランジスタの状態をオフ状態に制御し続ける間のラグが存在する。この制御が取り除かれたときにだけ、プルアップ・トランジスタはオン状態に戻り、論理ハイ信号をバスまで伝搬させる。このような遅延は望ましくない。特に、半導体デバイスの動作における一般的な目的がより高速な伝搬であるのだから、望ましくないのである。更に、このような条件の下では、状態を外れた論理状態が生じる可能性もあり、これも望ましくない事態である。
【０００９】
従って、必要とされているのは、プルアップ・トランジスタを流れる電流に影響を与える過剰電圧条件を検出し、そのプルアップ・トランジスタをオフさせる保護回路である。また、必要とされているのは、過剰電圧条件がいつ取り除かれたかを検出する過剰電圧保護機能を備えた保護回路である。更に、必要とされているのは、過剰電圧条件の除去を検出してプルアップ・トランジスタを再びオンにさせる際の遅延を最小化する保護回路である。
【００１０】
【発明の概要】
本発明の目的は、プルアップ・トランジスタを流れる電流に影響を与える過剰電圧条件を検出し、そのプルアップ・トランジスタをオフさせる保護回路を提供することである。本発明の別の目的は、過剰電圧条件がいつ除去されたかを検出する過剰電圧保護機能を備えた保護回路を提供することである。本発明の更に別の目的は、過剰電圧条件の除去を検出してプルアップ・トランジスタを再びオンにさせる際の遅延を最小化する保護回路を提供することである。
【００１１】
以上の及びそれ以外の目的は、本発明において達成される。本発明とは、過剰電圧条件が原因となって生じる出力回路動作へのインパクトを最小化するように設計された出力回路保護回路である。この保護回路は、保護される出力回路のプルアップ・トランジスタとバスに結合されているその回路の出力ノードとの間に結合することができる。バスは、保護される出力回路に関連する電源を超える電源を有する他の回路に結合されていることもある。センス回路とプルアップ・トランジスタとプルダウン・トランジスタとに結合されている論理制御は、過剰電圧条件が生じるとプルアップ・トランジスタをオフにするように作用するセンス回路からの信号に基づいて、信号を発生する。これは、そのトランジスタのゲートをセンス回路によって検知されたより高い電位に駆動することによってなされる。
【００１２】
保護回路は、第１の保護分岐と第２の保護分岐とを含み、これらは共に、出力ノードにおける電位がその出力回路の供給電位にＶ_tを加えた値をいつ超えるかを検知する。更に、これらの保護分岐は、共に、ターンオフ信号をプルアップ・トランジスタに送るように作用する。過剰電圧条件が減少すると、これら２つの分岐は、出力ノードの電位が高電位供給レールの電位からＶ_tを引いた値に等しい電位に達するときにプルアップ・トランジスタを仮想的に再びオンさせるように作用する。
【００１３】
第１の保護分岐は、好ましくは、保護される出力回路のプルアップ・トランジスタのゲートの条件を制御するのに用いられるセンス信号出力を伝搬する出力を含む。第１の保護分岐は、バス接続された出力信号によって制御される成分を含み、保護される回路の高電位レールによって供給される。他方で、第２の保護分岐は、同じ高電位レールによって制御される成分を含み、バス接続された出力信号の電位によって供給される。これらの分岐は、両者で、一方の分岐が過剰電圧条件に対する出力センス信号を制御し他方の分岐がその条件が存在しないときにそうであるという点で、コンパレータをして作用する。過剰電圧条件が存在しないときには、第１の分岐は、保護回路が出力するセンス信号がプルアップ・トランジスタの通常の動作に干渉しないことを保証する。出力ノードが高電位レールの電位にスレショルド降下を加えた値を超えるときには、第２の保護分岐が動作を開始してプルアップ・トランジスタを強制的にオフにする論理信号の出力を制御する。
【００１４】
第１の保護分岐の電位降下成分は、過剰電圧条件が存在しなくなると直ちに保護回路がプルアップ・トランジスタを再びオンにするのに用いる手段を提供する。特に、電位降下成分は、好ましくは、出力ノードにおける電位が変化する際にその電位変化をトラッキングする抵抗性デバイスである。スレショルド電位の変化がＭＯＳトランジスタの状態を変化させるのに十分な値に達すると直ちに、保護回路によって出力されるセンス信号はプルアップ・トランジスタを再びオンするように作用する。これが生じる速度は、現在の過剰電圧保護デバイスを用いた場合よりも、はるかに高速である。
【００１５】
本発明による過剰電圧保護回路は、過剰電圧の検出が生じる時に保護される回路のプルアップ・トランジスタをオンさせる信号を発生する１対の保護分岐を含む。これらはまた、過剰電圧条件が存在しなくなるとプルアップ・トランジスタを再びオンにするように作用する。本発明の以上の及びそれ以外の効果は、以下の詳細な説明、添付の図面及び冒頭の特許請求の範囲を検討することによって明らかになるはずである。
【００１６】
【発明の実施の形態】
プルアップＰＭＯＳトランジスタＭ１とプルダウンＮＭＯＳトランジスタＭ２とを有する出力回路１０が共通バス２０に結合されている様子が、図１に示されている。出力回路１０は、出力ノードＯＵＴを介してバス２０に伝送される電気信号を受け取る入力ノードＩＮを含む。トランジスタＭ１は、制御論理ゲート１００を介してＩＮに結合されたゲートと、高電位電力レールＶ_CCに結合されたソースと、ＯＵＴに結合されたドレインと、やはり制御ゲート１００に結合されたバルク領域とを有している。トランジスタＭ２は、制御ゲート１００を介してＩＮに結合されたゲートと、低電位電力レールＧＮＤに結合されたソースと、ＯＵＴに結合されたドレインとを有している。回路２０は、更に、論理ゲート１００を介してＭ１のゲートと出力ノードＯＵＴとに結合された過剰電圧保護回路３０を含む。図１では出力回路１０はＭＯＳベースの出力デバイスとして示されているが、本発明による保護回路３０には、バイポーラ又はＭＯＳ・バイポーラ混合型の出力回路を用いることもできる。ただし、その場合には、過剰電圧条件がＯＵＴに存在する間を含めて希望するときにＶ_OHを維持することが必要となる。
【００１７】
本発明の目的のためには、論理ゲート１００は、２つの信号電位の高い方を比較しその信号をトランジスタＭ１のゲートまで送るのに適した任意の種類の論理制御デバイスであり得る。このようにして、回路３０からの検知された信号は、信頼性をもってＭ１のゲートまで送られ、出力ノードＯＵＴに過剰電圧条件が存在するとそのトランジスタをオフにすることが保証される。そのために、論理制御ゲート１００はＯＵＴにも結合され、それによって、このノードに付随する電位を検知し比較する。
【００１８】
更に図１を参照すると、出力回路１０と共に保護回路３０を設けることによって、バス２０上の電位がＶ_CCと関連する電位を超えるときに、バス２０における過剰電圧事象がバス２０に結合された出力ノードＯＵＴからＶ_CCに向かう電流を生じさせることを阻止することが好ましい。これは、例えば、ブロック４０及び５０によって表されるような１つ又は複数の回路がＶ_CCと関連する電位よりも高い電位を有する電源によって給電されるときに、生じることがある。保護回路３０は、そのような過剰電圧条件がＯＵＴに存在する間はＭ１がオフであり、過剰電圧がバス２０から除去されると可能な限り直ぐにオンに戻ることを保証するように設計される。
【００１９】
図２に図解されているように、本発明による過剰電圧保護回路３０は、第１の保護分岐６０と第２の保護分岐７０とを含んでいる。第１の分岐６０は、Ｖ_CCによって給電され、バス２０に結合された出力ノードＯＵＴからの信号によって制御されている。第１の分岐６０の出力は、制御ゲート１００を介してＳＥＮＳＥＯＵＴにおいてＭ１のゲートに結合されている。第２の分岐７０は、バス２０に結合された出力ノードＯＵＴからの信号によって給電され、Ｖ_CCによって制御されている。第２の分岐７０の出力は、第１の分岐６０に結合されており、ＯＵＴにおける電位がＶ_CCの電位を超えると、第２の分岐７０が第１の分岐６０を付勢して、保護回路３０によって論理ゲート１００まで伝送される出力信号を変更するようになっている。第１の分岐６０及び第２の分岐７０は、更に、ＯＵＴにおける電位がＶ_CCの値に近いレベルまで低下すると、第２の分岐７０はもはや動作せず、ＯＵＴに過剰電圧条件が存在しないときには第１の分岐６０の出力が元の条件に戻るように、設計されている。
【００２０】
過剰電圧保護回路３０の好適な設計が、図３に図解されている。保護回路３０は、第１の分岐６０において、抵抗Ｒ１などの抵抗素子と並列に結合されたＰＭＯＳトランジスタＭ３と、Ｍ３及びＲ１と直列に結合されたＮＭＯＳトランジスタＭ４とを含んでいる。トランジスタＭ３は、ＯＵＴに結合されたゲートと、Ｖ_CCに結合されたソースと、回路１０のプルアップ・トランジスタＭ１のゲートに結合されたノードＡにおいて第１の分岐６０の出力であるドレインとを有している。抵抗Ｒ１は、Ｖ_CCに結合された高電位ノードと、ノードＡに結合された低電位ノードとを有する。トランジスタＭ４は、ＧＮＤに結合されたソースと、ノードＡに結合されたドレインと、ノードＢにおいて第２の分岐７０の出力に結合されたゲートとを有する。
【００２１】
更に図３を参照すると、第２の分岐７０は、ＮＭＯＳトランジスタＭ６と直列に結合されたＰＭＯＳトランジスタＭ５を含む。抵抗Ｒ２によって表されているオプショナルな電流制限抵抗を、必要であると考えられるときには、第２の分岐７０の２つのトランジスタの間に挿入することもできる。トランジスタＭ５は、Ｖ_CCに結合されたゲートと、ＯＵＴに結合されたソースとを有する。更に、Ｍ５のドレインは、ノードＢ、第２の分岐７０の出力又はオプショナルな電流制限抵抗Ｒ２の高電位ノード、のいずれかに結合されている。トランジスタＭ５は、更に、過剰電圧検知プロセスの一部として、制御論理ゲート１００に結合されたバルクを有している。トランジスタＭ６は、ダイオード接続されたトランジスタであり、そのゲートとドレインとはノードＢに結合され、そのソースはＧＮＤに結合されている。
【００２２】
動作においては、図３の過剰電圧保護回路３０は、プルアップ・トランジスタＭ１のゲートと図１の出力ノードＯＵＴとの間に結合されるときには、Ｍ１がオンであってＯＵＴにおいて過剰電圧条件が存在する間、ＯＵＴからＶ_CCへの電流を阻止する。ＩＮからのＭ１のゲートにおける制御信号が論理ハイであるときには、Ｍ１はオフであり、過剰電圧電流の流れは生じない。しかし、ＩＮが論理ローであって、従って、Ｍ１が通常のように導通しているときには、ＯＵＴにおける過剰電圧条件のために、Ｖ_CCまでの望ましくない電流が生じてしまう。Ｍ１のゲートがローであり、ＯＵＴに過剰電圧条件が存在しないときには、トランジスタＭ３及びＭ５はオフである。Ｍ５がオフであるから、トランジスタＭ４及びＭ６もまたオフであり、ノードＡ、制御ロジック１００に結合された保護回路３０の出力、従って、Ｍ１のゲートにおける電位は、単に、Ｖ_CCに関連する電位からＲ１の両端での電圧降下分を減算した値である。ノードＡとＳＥＮＳＥＯＵＴノードとの間に結合されたインバータＩＶ１は、従って、Ｍ１のゲートに転送される論理ロー信号を運ぶ。ＩＶは、この回路において、Ｖ_CCの電位と関連する電位とＯＵＴとの高い方によって給電されるように、結合されていなければならないことに注意すべきである。これは、制御ゲート１００と類似する論理ゲートを用いて達成することができる。
【００２３】
ＯＵＴにおける信号電位が少なくともＭＯＳトランジスタのスレショルド電位だけＶ_CCの電位を超えるときには、トランジスタＭ３はオフのままであり、トランジスタＭ５はオンになり、従って、トランジスタＭ４及びＭ６もまたオンになる。その結果、ノードＡにおける電位は、ＧＮＤ電位まで下がる。論理ハイが、インバータＩＶ１と論理ゲート１００とを介してＭ１のゲートに与えられ、それによって、このプルアップ・トランジスタをオフにし、従って、ＯＵＴからＶ_CCへの電流を阻止する。ＯＵＴにおける過剰電圧条件が取り除かれると、トランジスタＭ５は直ちにオフになり、ノードＡと関連する電位は直ちに、Ｖ_CCからＲ１の両端での電圧降下分を減じた値まで上昇する。Ｍ１のゲートまで送られた信号によって、その直後にこのトランジスタをオンにし、出力回路１０の通常動作条件が、従来技術による過剰電圧保護デバイスを用いる場合よりもはるかに速く、再び生じる。重要なことであるが、これによって、出力回路１０によって伝送される論理ハイが過剰電圧保護条件が終了したときに維持されているから、信号の連続性が失われない。
【００２４】
図３の過剰電圧保護回路３０を用いることによる効果を、図４の波形において見ることができる。図４は、バスに結合された出力回路の応答のシミュレーションを表している。ここで、出力回路は、従来技術による過剰電圧保護回路と、本発明による過剰電圧保護回路３０とを含んでいる。従来技術と本発明による保護回路１０とによって保護される出力回路へのＯＵＴに関連する電位が、公称２．２ボルトの電源によって給電されるプルアップ・トランジスタに対する曲線８０によって表されている。曲線９０は、過剰電圧条件が生じるときにプルアップ・トランジスタをオフにするように作用する保護回路の出力を表している。従来技術による保護回路と本発明による保護回路１０とは、共に、ＯＵＴにおける電位が迅速に約５．０ボルトに達すると、実質的に同じ時間周期で応答する。
【００２５】
過剰電圧条件が６．０ボルトを超えるハイの値から低下すると、これら２つの保護回路の応答は、著しく異なるようになる。特に、ＯＵＴにおける電位が約２．０ボルトまで低下すると、曲線１１０によって表されている保護回路１０の出力は切り替わり、プルアップ・トランジスタＭ１を元のようにオンにすることによってＯＵＴの出力が約２．０ボルトに維持されるようにする。この約２．０ボルトという値は、曲線１２０によって表されるＯＵＴにおいて望まれる論理ハイ信号と等しい。他方で、曲線１３０によって表される従来技術による保護回路の出力は、このプルアップ・トランジスタを過剰電圧条件からの変化が生じる間オフに維持するような状態に維持される。ＯＵＴにおける電位が約０．０ボルト、すなわち論理ロー条件まで低下すると、従来技術による保護回路は、ＯＵＴにおける電位が論理ハイと等しい値になるように上向きに変化し始めるように、反応を開始するだけである。これに対して、本発明による保護回路１０は、従来技術による保護回路よりもほぼ６０ナノ秒速く反応する。結果的に、ＯＵＴにおける過剰電圧条件の前、その間、その後を通じて、Ｖ_OHは維持される。
【００２６】
以上では本発明を特例の実施例を参照しながら説明したが、冒頭の特許請求の範囲に含まれるすべての修正例及び均等物をカバーすることが意図されている。
【図面の簡単な説明】
【図１】本発明による過剰電圧保護回路が共通バスに結合された出力回路に結合されている様子を示す簡略化された回路図である。
【図２】本発明による過剰電圧保護回路をブロック形式で示している簡略化された回路図である。
【図３】本発明による過剰電圧保護回路の好適実施例の簡略化された回路図である。
【図４】本発明による過剰電圧保護回路の動作特性を従来技術による過剰電圧保護回路と比較している波形図である。

Claims

プルアップ・トランジスタと高電位供給レールと低電位供給レールと出力ノードとを有する出力回路の出力状態を維持する過剰電圧保護回路であって、前記出力ノードに過剰電圧が存在するときに前記出力ノードから前記高電位供給レールへの電流を阻止するように設計されている過剰電圧保護回路において、
ａ）高電位供給レールによって供給され、前記プルアップ・トランジスタのゲートに結合された出力ノードを含む第１の保護分岐と、
ｂ）前記出力ノードと関連する電位によって供給され前記高電位供給レールによって制御され、前記第１の保護分岐に結合された出力ノードを含む第２の保護分岐と、
を備えており、前記出力回路の前記出力ノードに過剰電圧条件が存在するときには、前記第２の保護分岐が付勢され、前記第１の保護分岐の出力条件を切り換えて、前記プルアップ・トランジスタをオフにし、前記第１の保護分岐は、
ａ）前記高電位供給レールに結合された高電位ノードと前記出力回路の前記出力ノードに結合された制御ノードと前記第１の保護分岐の前記出力ノードに結合された低電位ノードとを有する第１のトランジスタと、
ｂ）前記第１のトランジスタに並列に結合された抵抗デバイスと、
ｃ）前記低電位供給レールに結合された低電位ノードと前記第１の保護分岐の前記出力ノードに結合された高電位ノードと前記第２の保護分岐の前記出力ノードに結合された制御ノードとを有する第２のトランジスタと、
を含み、前記第２の保護分岐は、
ａ）前記出力回路の前記出力ノードに結合された高電位ノードと前記高電位供給レールに結合された制御ノードと前記第２の保護分岐の前記出力ノードに結合された低電位ノードとを有する第１のトランジスタと、
ｂ）前記低電位供給レールに結合された低電位ノードと制御ノードと前記第２の保護分岐の前記出力ノードに結合された高電位ノードとを有する第２のトランジスタと、
を含むことを特徴とする回路。
請求項１記載の回路において、前記第１の保護分岐の前記第１のトランジスタと前記第２の保護分岐の前記第１のトランジスタとはＰＭＯＳトランジスタであることを特徴とする回路。
請求項２記載の回路において、前記第１の保護分岐の前記第２のトランジスタと前記第２の保護分岐の前記第２のトランジスタとはＮＭＯＳトランジスタであることを特徴とする回路。
請求項３記載の回路において、前記第１の保護分岐の前記抵抗デバイスは抵抗であることを特徴とする回路。
請求項４記載の回路において、前記第１の保護分岐の前記出力ノードと前記プルアップ・トランジスタのゲートとの間に結合されたインバータを更に備えていることを特徴とする回路。
請求項５記載の回路において、前記第２の保護分岐の前記第１のトランジスタと前記第２のトランジスタとの間に結合された電流を制限する抵抗を更に備えていることを特徴とする回路。
請求項１記載の回路において、前記プルアップ・トランジスタのゲートと前記第１の保護分岐の前記出力との間に結合された制御論理ゲートを更に備えており、前記制御論理ゲートは、前記高電位供給レールの電位と前記出力ノードの電位との高い方を前記プルアップ・トランジスタのゲートに与えるように設計されていることを特徴とする回路。