JP3618829B2 - ノイズの影響を受けないリセット優先レベルシフト回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、回路における意図しない瞬間的なノイズパルスによって誤動作をしない新しいレベルシフト回路に関する。
【0002】
【従来の技術】
小さな制御信号の電位をより高いあるいはより低い電圧レベルまでシフトするレベルシフト回路はよく知られており、またしばしばパワー集積回路チップに集積される。このタイプの典型的なデバイスには、本願の出願人であるインターナショナル・レクティファイアー・コーポレーション(International Rectifier Corporation)社製のIR2112がある。IR2112は、独立した高圧側と低圧側出力チャネルを有した、パワーMOSFETあるいは絶縁ゲートバイポーラトランジスタ(以下、IGBTと称す。)のゲートを駆動する高電圧、高速MOSゲートパワーデバイスである。それは、ドライバチップのユーザにより与えられる論理入力を持つ。浮遊高圧側チャネルが、600ボルト以下で高電圧レール(a high voltage rail)をオフにするIGBTかNチャネルMOSFETを駆動するために使用されてもよい。以後、「パワーMOSFET」という語は、制御回路に対し、単独であっても集積されていても、それに拘わらず従来のパワーMOSFET、IGBT、サイリスタを含むMOSゲートデバイスを総称して使用する。
【0003】
【発明が解決しようとする課題】
そのような高電圧パワー集積回路チップ内で使用されるレベルシフト回路は、しばしば、チップ内での電力浪費を減少するために、セット用とリセット用との2つの同じレベルシフト回路ブランチを備えている。そのような回路において、入力論理信号は、立上りおよび立下り端が狭い2つのパルスに変換されている。論理信号の代わりに、これら2つのパルスのレベルをシフトすることにより、レベルシフト回路は、ごく短時間でターンオンし、それにより非常に少ない電力を消費する。
【0004】
そのようなレベルシフト回路に関して起こりうる問題は誤動作である、すなわち、ノイズグリッチ(glitch)かあるいは誤パルスの影響下での、論理入力により要求されてない出力の発生である。セット用とリセット用のブランチが同一であるため、損失を出し始めた回路が機能的になるバイアス条件下で動作している時、過程での変動によりブランチのどちらか1つが最初に機能を失う。予測不能に対するこのバイアス条件が、チップの入力でノイズグリッチと結合すると、レベルシフト回路とチップの両方の出力が所望でない信号を発生する。
【0005】
パワー集積回路チップの用途において、もしセット用ブランチのみが入力グリッチに応答した場合、その出力は「HIGH」のままである。これにより、もしチップが半ブリッジあるいはトーテムポール配列のパワーMOSFETに対するドライバとして使用された場合、駆動された半ブリッジ回路において、望ましくない「シュートスルー(shoot−through)」状態を引き起こす。この状態の良い例は、半ブリッジ回路の逆回復の間にあり、ノイズグリッチがドライバ集積回路の入力で発生するのと同時に、半ブリッジの出力が接地以下に降下する。
【0006】
本発明の目的は、突発的なノイズパルスによって誤動作をしないレベルシフト回路を提供することである。
【0007】
【課題を解決するための手段】
本発明に係るリセット優先レベルシフト回路は、1つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、上記レベルシフト回路は、パワーMOSFETをターンオンするための出力信号を発生するセットレベル回路と、上記パワーMOSFETをターンオフするためのリセットレベル回路と、上記リセットレベル回路に結合され、リセット信号と上記パルス発生器への入力信号に応答する上記セットレベル回路に結合したセットレベル信号を発生するパルス発生器と、上記レベルシフト回路に接続され、上記セットレベルシフト回路を作動させるために必要な値より低い入力信号で、上記リセットレベル回路を作動し、上記パワーMOSFETをターンオフするリセット優先回路手段とからなる。
【0008】
好ましくは、上記のリセット優先レベルシフト回路において、さらに、ラッチ論理回路手段は上記セットおよびリセットレベル回路の出力に接続され、上記ラッチ論理回路手段は、上記パワーMOSFETに結合し、上記セットおよびリセットレベル回路からのそれぞれのセットおよびリセット信号に応答して、上記パワーMOSFETをターンオン/オフするためにゲート信号を発生する。
【0009】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる。
【0010】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる。
【0011】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ。
【0012】
好ましくは、上記のリセット優先レベルシフト回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ。
【0013】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーMOSFETは半ブリッジ回路内で接続された1組のパワーMOSFETの高電圧側のパワーMOSFETであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【0014】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーMOSFETは半ブリッジ回路内で接続された1組のパワーMOSFETの高電圧側のパワーMOSFETであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【0015】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーMOSFETは半ブリッジ回路内で接続された1組のパワーMOSFETの高電圧側のパワーMOSFETであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【0016】
好ましくは、上記のリセット優先レベルシフト回路において、上記パワーMOSFETは半ブリッジ回路内で接続された1組のパワーMOSFETの高電圧側のパワーMOSFETであり、上記リセットレベル回路に供給されるノイズ信号により、上記リセット優先レベルシフト回路は、上記組のパワートランジスタを同時にターンオンさせない。
【0017】
本発明において、高圧側MOSゲートデバイスのレベルシフト回路の論理回路は、回路がノイズグリッチの影響を受けないようにするため、リセット優先(reset dominant)に作成される。リセット優先は、高圧側パワーMOSFETがオフにされるべき時にセット信号が、セットの機会を防止するために発生する時の値より広い高圧側浮遊供給オフセット電圧範囲で、リセット信号を発生することにより実現できる。リセット優先は、リセット電圧降下抵抗器の大きさを増加するかあるいは、セットおよびリセット電圧降下抵抗器を読む回路の入力しきい値を調整することにより実現できる。
【0018】
本発明において、従来技術のレベルシフト回路をリセット優先に構成している。これは種々の方法で実現できる。本発明の第1実施形態においては、リセット回路内の電圧降下用抵抗器の抵抗値を、セット回路内の抵抗器の抵抗値よりも高い値に設定している。
【0019】
また別に、本発明の第2実施形態においては、セット信号に対する浮遊論理回路の入力しきい値電圧を、リセット信号に対する論理回路の入力しきい値電圧よりも低い値に設定している。
【0020】
一般的に、レベルシフト回路のリセット用ブランチが論理動作に対しより広いバイアス範囲を有するように回路改変を行っている。このように、レベルシフト回路は、その動作範囲の端でバイアスされると、入力信号と同一のレベルシフト信号を発生するか、あるいはオフ状態のレベルシフト信号を発生する、しかしオン状態の信号は発生しない。このように、新しい、リセット優先レベルシフト回路は従来技術の回路に比べ、ずっとさらに予測可能である。
【0021】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。
図1は、パワーMOSFET21、22に対する高電圧MOSゲートドライバとして動作する周知のパワー集積回路20を示す。集積回路20は出力ピン1−3、5−7、9−13を有している。
【0022】
図1のピン番号の説明を以下に示す。
【0023】
図2は、図1の集積回路20内に含まれる回路の機能ブロック構成図である。図2のピンは、図1の同じピン番号のピンに対応する。図2のレベルシフト回路の動作は、回路の種々の場所でのパルス形状を示す図3の(A)から(F)までの波形を参照することにより容易に理解できる。
【0024】
一般的に、図2の構成は、単一体の高電圧チップとして実現され、また高速、2チャネルパワーMOSFETあるいはIGBTドライバとして動作する。10番、11番および12番の論理入力ピンはシュミットトリガ50、51および52を介して、RSラッチ55と56に接続されている。ラッチ55と56は論理ゲート57と58を介してそれぞれ、レベルシフト回路59と60に接続されている。後述するようにレベルシフト回路59と60の出力は、それぞれ7番ピンと1番ピンで、高圧側制御出力と低圧側制御出力を制御する。
【0025】
低電圧チャネルにおいてレベルシフト回路60からの出力は遅延回路61を介して論理ゲート回路62の1つの入力に供給される。論理ゲート62の出力は、出力MOSFET63と64のゲート電極に接続されている。後述するように、これらのトランジスタは、11番ピンと12番ピンに対する論理入力により要求された時に、1番ピンでゲート電圧を発生する。
【0026】
図2の回路はまた電圧不足検出回路70も含み、該電圧不足検出回路70は、不足電圧が3番ピンで検出された時に、ゲート62からの出力を無能にして、パワーMOSFETあるいは1番ピンから作動されるIGBTをターンオンさせないようにしている。
【0027】
回路の高電圧チャネルに対するレベルシフト回路59の1つの入力端は、パルス発生器80に接続されている。電圧不足検出回路は70も、パルス発生器80に接続されて、3番ピンでの電圧不足状態の検出に応じて高電圧出力チャネルをターンオフする。
【0028】
図3のドライバは本質的に、10番、11番および12番ピンでの論理入力信号を、位相が対応した低インピーダンス出力に変換する。1番の低圧側チャネル出力ピンは、3番ピンで固定されたレールを基準にし、7番の高圧側チャネル出力ピンは、600ボルトまでのオフセット容量を持ち、6番ピンで浮遊レールを基準にしている。
【0029】
高圧側チャネルに対して、図3の(A)の入力HINの立上り端と立下り端によりそれぞれトリガされた、狭いオンとオフパルスがパルス発生器80から発生される。図3の(B)、(C)に示したそれぞれのパルスは、浮遊レールをオフにするRSラッチ94をセットまたはリセットする別々の高電圧レベルトランジスタ81と82を駆動するために使用される。次に、図3の(F)に示したRSラッチ94の出力は、MOSFET100と101をターンオンとターンオフするために使用される。このように、「HIGH」信号がRSラッチ94の入力Rに供給されると、7番ピンの出力はターンオフされる。もし、「HIGH」信号がRSラッチ94の入力/S(Sの反転信号)に供給されると、7番ピンの出力はターンオンされる。
【0030】
MOSFET81と82のソースが共通レールに接続されており、それらのドレインはそれぞれ抵抗器90と91に接続されている。MOSFETの使用は任意であり、回路はバイポーラレベルシフトトランジスタによってもまた実現できる。
【0031】
通常の動作の間、パルス発生器80からのMOSFET81と82へのパルスを供給すると、MOSFET81と82とそれぞれの抵抗器90と91の間のノードにおいて、出力電圧パルスVsetとVrstが発生する。パルスVsetとVrstはそれぞれ、図3の(D)、(E)で示される波形を持つ。このように、10番ピンでの接地基準HIN信号のレベルシフトは、浮遊レールを基準とした信号を移送することによりなされる。各高電圧レベルシフトトランジスタ81と82は、各セットあるいはリセット事象(電力の浪費が最小になる)で、短いオンあるいはオフパルスの持続期間のみに、ターンオンされるから、電力消費が最少限におさえられる。
【0032】
高電圧レベルシフト回路は、5番ピンの電位が、5ボルト以上で2番ピンの電圧より大きい600ボルトまで変動する時でさえ、正常に機能するよう設計される。5番ピンの負変動が、図1に示されるタイプの回路において出力フリーホイールダイオードの再循環期間の間に起こりうる。
【0033】
今までに述べてきたレベルシフト回路には、信号が10番ピンに送信され、VBとVSが保持され、レベルシフト回路がまさにその機能を失いかけている時に、7番ピンでの信号が予測不可能になるという問題がある。レベルシフト回路の2つの同一のブランチで構成されているが、図2のRPURとRPUSは同じ値を持ち、それ故、図3のVds,SETおよびVds,RESETパルスもまた同じ高さを持つ。VSとVBが降下すると、レベルシフト回路はやがてその機能を失う。なぜならば、図3の(D)、(E)で示されたパルスVset、Vrstが減少し、図2のパルスフィルタ回路93がもはやそれらのパルスを読めなくなるからである。処理の変動に対して、RPUSかRPURのどちらか一方が、チップ毎にランダムに他方よりも大きくなる。従って、VBが降下しCOM電位に近づくと、2つのレベルシフト回路ブランチの1つが、より広いバイアス範囲で動作するようになる。セット回路の動作範囲がより広いチップにおいて、セット回路のみ動作可能であるようにVSとVBが保持されている間に、10番ピンに送信されるパルス信号で、7番ピンが恒久的にオン状態になる。同様に、リセット回路の動作範囲がより広いチップにおいて、リセット回路のみ動作可能となるようにVSとVBが保持されている間に10番ピンに供給されるパルス信号で、7番ピンが恒久的にオフ状態になる。
【0034】
この不確実性は、図1と図2で示されたパワー集積回路の場合には問題となる。セットブランチがより広い動作範囲を持つ場合には、10番ピンが突然に「HIGH」に変化する可能性がある。すなわち、図1において、もし、VSピンが接地以下に降下する再循環期間の間に、ノイズパルスが10番ピンで生成された場合、7番ピンはターンオンされ保持されうる。これは確実に、図1の両方のパワーMOSFETが同時にターンオンする「シュートスルー」状態をもたらすことになり、これは好ましくない状況である。
【0035】
本発明において、抵抗器91(RPUR)は、レベルシフト回路をリセット優先にするために抵抗器90(RPUS)よりも大きくしている。これにより、図3のVds,resetがVds,setよりも高い振幅を持ち、レベルシフト回路のリセットブランチの動作範囲がセットブランチよりも広くなるようにすることができる。例として、抵抗器90は1300オームで、要するに1150から1450オームの範囲にあってもよい。抵抗器91は1800オームで、要するに1600から2000オームの範囲にあってもよい。好ましくは、抵抗器91は抵抗器90よりも約30%高い。
【0036】
このように改変すると、レベルシフト回路は、VSが接地以下に下降しVBがそれに追従すると、以下の予測可能な方法で動作する。図2において、Vds,resetとVds,setがパルスフィルタ回路93により読み込まれると、入力−出力論理が適当に機能する。VSとVBがさらに降下し、パルスフィルタ回路93がVds,resetのみを読み出しできる時、7番ピンは「LOW」にとどまる。VSとVBがさらに降下しても、Vds,setとVds,resetのどちらも回路91による読み出しが不可能な時は、7番ピンは「LOW」のままである。レベルシフト回路のこの予測可能な動作により、図1の回路において「シュートスルー」状態は起こらない。リセット優先は、他の方法によってもまた実現できる、すなわち、図2のパルスフィルタ93に対するセットとリセット入力しきい値レベルを調整することによりできる。
【0037】
高電圧から低電圧へレベルシフトされた時もまた、本発明は実現できる。その場合、レベルシフトトランジスタは、PチャネルMOSFETかPNPトランジスタになり、プルアップ抵抗器90はプルダウン抵抗器か他の電流降下タイプのものになる。リセット優先は、図示したようにレベルシフトアップ回路により実現されうる。
【0038】
本発明は特定の実施の形態に関して説明されてきたが、当業者にとって、他の多くの変形例や改変や他の利用は明らかである。それ故、好ましくは、本発明は、ここでの特定の開示により制限されるものではなく、付属の請求項によりのみ制限される。
【図面の簡単な説明】
【図1】1対のパワーMOSFETを駆動する、公知のIR2112パワー集積回路の概略図。
【図2】図1のパワー集積回路の機能ブロック構成図であり、また部分的に、高電圧レベルシフト回路におけるリセット抵抗器の抵抗値がセット抵抗器の抵抗値よりも大きいリセット優先回路である本発明を示す。
【図3】図2の異なる場所での電圧のタイムチャート。
【符号の説明】
20 従来技術のパワー集積回路、21,22 パワーMOSFET、50,51,52 シュミットトリガ、55,56 ラッチ回路、57,58 論理ゲート、59、60 VDD/VCCレベルシフト回路、61 遅延回路、62 論理ゲート、63,64,100,101 MOSFET、70,102 不足電圧検出回路、80 パルス発生器、81、82 MOSFET(高電圧レベルシフトトランジスタ)、90,91抵抗器、93 パルスフィルタ、94 RSラッチ。
Claims (5)
- 1つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、
上記レベルシフト回路は、
パワーMOSFETをターンオンするための出力信号を発生するセットレベル回路と、
上記パワーMOSFETをターンオフするためのリセットレベル回路と、
上記リセットレベル回路に結合したリセット信号と、上記セットレベル回路に結合したセットレベル信号とを発生させるパルス発生器と、
上記リセットレベル回路及びセットレベル回路は上記パルス発生器への入力信号に応答し、
上記セットレベル回路を作動させのに必要な値より低い入力信号によって上記パワーMOSFETをターンオフさせる上記リセットレベル回路を作動させる上記リセットレベル回路に接続されたリセット優先回路手段と
からなるリセット優先レベルシフト回路。 - 請求項1に記載の回路において、さらに、上記セットおよびリセットレベル回路の出力に接続されたラッチ論理回路手段を備え、該ラッチ論理回路手段は、上記パワーMOSFETに結合し、上記セットおよびリセットレベル回路からのそれぞれのセットおよびリセット信号に応答して、上記パワーMOSFETをターンオン/オフするためのゲート信号を発生する、ことからなるリセット優先レベルシフト回路。
- 請求項1または請求項2に記載の回路において、上記セットおよびリセットレベル回路はそれぞれ、それぞれの動作に対してしきい値レベルを持ち、上記セットレベル回路の上記しきい値レベルが上記リセットレベル回路のしきい値レベルよりも低くなる、ことからなるリセット優先レベルシフト回路。
- 請求項1または請求項2に記載の回路において、上記セットおよびリセットレベル回路はそれぞれ、上記セットおよびリセットレベル出力を発生する電圧降下抵抗器を有し、上記リセットレベル回路中の上記抵抗器は、上記セットレベル回路中の上記抵抗器よりも高い抵抗値を持つ、ことからなるリセット優先レベルシフト回路。
- 請求項1ないし請求項4のいずれか一に記載の回路において、上記パワーMOSFETはハーフブリッジ回路内で接続された1対のパワーMOSFETの高電圧側のパワーMOSFETであり、上記リセット優先レベルシフト回路は、上記リセットレベル回路に印加されるノイズ信号により、上記パワートランジスタ対の同時のターンオンを阻止する、ことからなるリセット優先レベルシフト回路。
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